JP2004521417A - プロセッサの停止 - Google Patents
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Abstract
一実施例において、プログラム可能なプロセッサは、多くのステージを有するパイプラインを含む。停止制御装置は、予めパイプラインのステージの１つ内でハザード条件を検出し、かつ、パイプラインの他のステージを同期して停止するために適合される。停止制御装置は、パイプライン内の他のステージを停止するために追加の停止信号を生成する。
Description
【０００１】
【発明の属する技術分野】
本発明は、プログラム可能なプロセッサの停止に関する。
【０００２】
【従来の技術】
「パイプライン方式（ｐｉｐｅｌｉｎｉｎｇ）」は、デジタル信号プロセッサのような従来のプログラム可能なプロセッサ内で使用される技術であり、そこにおける命令は、全体的な処理速度を増加させるために実行中にオーバーラップされる。パイプライン方式のプロセッサは、典型的には多くのステージ内で命令を処理する。命令は、システム・クロックに従って、１つのステージから次のステージへ移るが、それは典型的にはパイプライン内の最も遅いステージによって決定されるクロック・レートを有する。
【０００３】
命令を処理している間に、「ハザード（ｈａｚａｒｄｓ）」と呼ばれる状態が、命令ストリームにおける次の命令の実行を妨げることがある。例えば、命令が、パイプラインから終了しなかった先行命令の結果に依存するときに、データ・ハザードが発生する。したがって、ハザードは、パイプラインを「停止（ｓｔａｌｌ）」させ、かつ、パイプラインの性能を低下させる原因となる。
【０００４】
１つの一般的な解決法は、パイプライン・インタロックと呼ばれるハードウェアを追加することであり、これがハザードを検出し、ハザードが解消するまでパイプラインを停止する。典型的には、パイプライン・インタロックは、一般に「ＮＯＰ」と呼ばれる特殊な命令を挿入することによってパイプラインを停止するのであるが、その命令は、パイプラインからのオペレーションを要求しないが、命令ストリーム内のスロットを消費する。
【０００５】
【詳細な説明】
図１は、実行パイプライン４および制御ユニット６を有するプログラム可能なプロセッサ２を示すブロック図である。制御ユニット６は、パイプライン４を介して命令およびデータのフローを制御する。例えば、命令の処理中に、制御ユニット６は、命令をデコードするためにパイプラインの多様なコンポーネントに指示を与え、かつ、例えば結果をメモリに書き戻すような動作を含む応答動作を正確に実行する。
【０００６】
命令は、パイプライン４の第１ステージにロードされ、後続のステージを通って処理される。各ステージは、他のステージと同期して処理を行う。データは、システム・クロックに従って、パイプライン４内のステージの間を通過する。命令の結果は、間断なくパイプライン４の終端に現れる。
【０００７】
停止制御装置８は、ハザード条件を検出し、１またはそれ以上の停止信号を表明（ａｓｓｅｒｔ）してパイプライン４を停止する。以下に記述されるように、停止制御装置８は、システム・クロック９に従って停止信号を同期して生成する。
【０００８】
図２は、本発明に従ってパイプライン４の一例を図示する。パイプライン４は、例えば、命令フェッチ（ＩＦ）、命令デコード（ＤＥＣ）、アドレス計算（ＡＣ）、実行（ＥＸ）、およびライト・バック（ＷＢ）という５つのステージを有する。命令は、フェッチ・ユニット１１によって第１ステージ（ＩＦ）中に、例えばメイン・メモリまたは命令キャッシュのようなメモリ・デバイスからフェッチされ、命令デコード・ユニット１２によって第２ステージ（ＤＥＣ）中にデコードされる。次のクロック・サイクルで、その結果が第３ステージ（ＡＣ）に渡され、そこで、データ・アドレス生成器１３が、動作を実行するためのあらゆるメモリ・アドレスを計算する。
【０００９】
実行ステージ（ＥＸ）中に、実行ユニット１５は、例えば２つの数の加算や乗算のような指定された動作を実行する。実行ユニット１５は、例えば、１またはそれ以上の算術論理演算ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）およびバレル・シフタなどを含む動作を実行するための特殊なハードウェアを含むことがある。多種多様のデータは、例えばデータ・アドレス生成器１３、メモリ１７から検索されたデータ、またはデータ・レジスタ１４から検索されたデータによって生成されたアドレスのように、実行ユニット１５に適用される。最終段階（ＷＢ）中に、その結果が、データ・メモリまたはデータ・レジスタ１４にライト・バックされる。
【００１０】
パイプライン４のステージは、現在のステージの結果を格納するために、ステージ・レジスタ１９のようなステージ記憶回路を含む。ステージ・レジスタ１９は、典型的にはシステム・クロックに従って結果をラッチする。ステージ・レジスタ１９は、停止信号１８を受け取り、それによって、ステージ・レジスタ１９が先のステージからの結果をラッチするかどうかを制御する。このようにして、停止制御装置８は、パイプライン４の１またはそれ以上のステージを同期して停止する。特に、制御装置８は、命令ストリームに無動作命令（「ＮＯＰＳ」）を挿入することなく、効果的にパイプライン４をフリーズさせる。
【００１１】
さらに、以下でより詳細に議論されるように、停止制御装置８は、例えば停止信号１８が、フリップ・フロップのような記憶回路からの出力によって生成されるような、発生する条件に先立って、１またはそれ以上のハザード条件を検出するが、それによって高いファンアウト要求を支援することができる。更に、パイプライン４は、停止条件がもはや存在しなくなるまで一時的に動作の結果を格納しておくための追加のハードウェアを収容する必要がない。
【００１２】
図３は、停止制御装置８の一実施例を示すブロック図である。停止制御装置８は、停止生成器３２、条件検出器３４、および命令追跡回路３３を含む。以下で詳細に記述されるように、命令追跡回路３３は、パイプライン４の多様なステージ内に１またはそれ以上のタイプの命令が存在することを示す、１またはそれ以上のステージ指示信号３６を出力する。例えば、命令追跡回路３３は、分岐命令がパイプライン４のアドレス計算（ＡＣ）ステージ内にあるとき、特定ステージ指示信号３６を表明する。
【００１３】
一般に、命令追跡回路３３は、あるステージ内に存在するときに、１またはそれ以上のサイクルの間停止することをパイプライン４に要求するようなハザード条件を生成する、多様なタイプの命令の存在を検出する。潜在的にハザードを引き起こす命令がパイプライン４の多様なステージを通って流れるとき、命令追跡回路３３がステージ指示信号３６を表明する。条件検出器３４は、ステージ指示信号３６を受け取り、パイプライン４の多様なステージ内の命令の存在がハザードを引き起こすかどうかを決定し、もしそうであれば、パイプライン４が停止を必要としているサイクルの数を決定する。ハザードがパイプライン４内で検出されたとき、条件検出器３４は、１またはそれ以上のサイクルの間ハザード条件信号３５を表明する。停止生成器３２は、ハザード条件信号３５を受け取り、そして、検出されたハザードに基づいて、停止信号１８を表明し、１またはそれ以上のサイクルの間、パイプライン４の１またはそれ以上のステージを停止する。
【００１４】
図４は、停止生成器３２の実施例を示す概略図である。停止生成器３２は、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿１からｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿８のような多くのハザード条件信号３５を受け取り、各停止条件が条件検出器３４によって検出されたときに、それが表明される。入力信号は単なる例示目的であるが、例えば、停止生成器３２は、パイプライン４の多様なステージのために、あらゆる数の異なる停止条件を受け取ることができる。
【００１５】
ハザード条件信号３５に応答して、停止生成器３２は、パイプライン４を停止するための停止信号１８を生成する。停止生成器３２は、複数の停止信号１８を生成することができ、それがパイプライン４のステージに対応する。例えば、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿１またはｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿２のいずれかが表明され、かつ、プロセッサ２がリセットされていないとき、停止生成器３２は、ｓｔａｌｌ＿ｗｂ出力信号を表明し、結果としてパイプライン４のＷＢステージが停止する。特に、ｓｔａｌｌ＿ｗｂ出力信号は、ｓｔａｌｌ＿ｅｘ出力信号のような、パイプライン４のより早いステージのための停止出力信号を生成するために使用される。より詳しくは、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿３、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿４、またはｓｔａｌｌ＿ｗｂが表明され、プロセッサ２がリセットされていないとき、停止生成器３２がｓｔａｌｌ＿ｅｘ出力信号を表明する。このように、ＷＢステージ内の停止が、ＥＸステージ内の停止を強制する。停止生成器３２は、パイプライン４のより低いステージ内の停止と同じく、独立したハザード条件に基づいて、ｓｔａｌｌ＿ａｃおよびｓｔａｌｌ＿ｄｅｃ信号を同様に生成する。
【００１６】
図５は、ステージ指示信号３６をを提供する命令追跡回路３３の実施例を示す。図示された実施例では、２つの命令タイプがモニタされるが、本発明はこれら制限されない。命令追跡回路３３は、第１の命令タイプの存在を示す３つの出力信号、ＩＮＳＴ＿ＴＹＰＥ１＿ＡＣ、ＩＮＳＴ＿ＴＹＰＥ１＿ＥＸ、およびＩＮＳＴ＿ＴＹＰＥ１＿ＷＢを提供する。これらの信号は、ＡＣ、ＥＸ、およびＷＢステージ内のそれぞれに、第１の命令タイプが存在することを示す。
【００１７】
さらに、命令追跡回路３３は、第２の命令タイプの存在を示す単一の出力、ＩＮＳＴ＿ＴＹＰＥ２＿ＡＣを提供する。この単一の信号は、パイプライン４のＡＣステート内に第２タイプの命令が存在することを示す。
【００１８】
命令追跡回路３３は、ＩＮＳＴ＿ＴＹＰＥ１＿ＤＥＣおよびＩＮＳＴ＿ＴＹＰＥ２＿ＤＥＣを含む多くの入力を受け取る。これらの命令は、制御ユニット６内のデコード・ロジックによって提供され、第１の命令タイプまたは第２の命令タイプがそれぞれデコード・ステージ内に存在してデコードされるときに、表明される。これら双方の信号は、デコード・ステージ内の命令が有効であり、かつ、例えば分岐条件により変化する命令ストリームによって「消去（ｋｉｌｌｅｄ）」されていないこと、および、命令がデコード・ステージ内で停止されていないことを保証するのに適している。第１の命令タイプの存在は、命令がパイプライン４を通って流れるときに、表明された信号を一連のフリップ・フロップ５１を通って伝播させる。表明された信号は、さらに各ステージでも適切である。
【００１９】
同様に、第２タイプの命令の存在は、デコード・ステージ内で検出され、出力ＩＮＳＴ＿ＴＹＰＥ２＿ＡＣを提供するために単一のフリップ・フロップを通って伝播される。第２タイプの命令の進行は、すべてのステージにわたってモニタすることができるが、以下に記述された例では、ＡＣステージ内における第２タイプの命令の存在を検出する。
【００２０】
以下に記述された回路例は、命令ストリーム内で第２タイプの命令が第１のタイプの命令に続くときにＡＣステージ内で第２タイプの命令を停止し、かつ、第２タイプの命令と第１タイプの命令との間に１またはそれ以上の「バブル」を挿入するためのロジックの例を示す。
【００２１】
図６は、単一のサイクル間にハザードを検出し、かつパイプライン４を停止するための条件検出器３４内の回路例６０の概略図である。より詳しくは、回路６０は、命令ストリーム内で第２タイプの命令が第１タイプの命令に続くとき、単一のクロック・サイクル間にパイプライン４のＡＣステージを停止するために、図４のｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５のような停止条件信号を生成する。特に、フリップ・フロップ６５のようなクロック記憶回路からｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５が直接提供されるというように、条件生成器６０がｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５を同期して生成する。
【００２２】
図示された実施例では、命令がパイプライン４を通って伝播するとき、回路６０は、第１命令と第２命令との間に単一のバブルを挿入する。タイプ１の命令がＡＣステージ内にあり、タイプ２の命令がデコード・ステージにあり、かつ、タイプ２の命令が有効な命令であって停止や消去がされていないとき、ＡＮＤゲート６６はＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ６２を表明する。次のクロック・サイクルで、命令１および命令２がそれぞれＡＣおよびＥＸステージへ伝播したとき、記憶回路６５は、生成器３２を停止するために、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ６２をラッチし、ＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５を出力する。次のクロック・サイクルで、パイプライン４のＥＸステージまたはより低いステージ内に停止条件が存在しないと仮定した場合、ＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５の表明によって第２命令をＡＣステージ内で停止させ、その一方で第１命令がＷＢステージに伝播し、これによって２つの命令の間にバブルを挿入する。しかしながら、ＥＸステージ内に停止が存在する場合には、ＡＮＤゲート６７がＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４を表明し、その一方で、第１命令がＥＸステージ内で停止されるとともに第２命令がＡＣステージ内で停止されるであろう。第１命令がもはやＥＸステージ内で停止されなくなるまで、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４が記憶回路６５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５信号を保持せしめ、この時点で、後続のクロック・サイクル中に単一のバブルが命令間に挿入される。ＡＮＤゲート６７へのＳＴＡＬＬ＿ＥＸ入力は、ＥＸ停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４が適時に非表明されるであろうことを保証する。
【００２３】
図７は、ハザードを検出し、かつ、第１命令がタイプ１で、第２命令がタイプ２であるときに第１命令と第２命令との間に２つのバブルを挿入するための、条件検出器３４内の回路例７０の概略図である。より詳しくは、第１命令がライト・バック・ステージを完了するまで、回路７０はＡＣステージ内の第２命令を停止させる。
【００２４】
図示された実施例において、タイプ２の有効かつ適切な命令がパイプライン４のデコード・ステージ内にあり、かつ、タイプ１の命令がパイプライン４のＥＸステージまたはＡＣステージ内にあるとき、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ７２が表明される。したがって、後続のクロック・サイクル中に、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ７２が記憶回路７５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿６信号を表明させる。停止条件がパイプライン４のより低いステージに存在しないと仮定した場合、２つのバブルが第１命令と第２命令との間に挿入される。第１の命令がＷＢステージをクリアするとき、第２命令はパイプライン４を通って伝播することを許される。
【００２５】
しかしながら、第２の命令タイプがＡＣステージ内にあり、かつ、第１の命令タイプがＷＢステージ内で停止されるか、またはＥＸステージ内にあるときには、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が表明される。第１命令がＷＢステージをクリアするまで、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が記憶回路７５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿６信号を保持させる。ＡＮＤゲート７６へのｓｔａｌｌ＿ｗｂ入力信号は、ＷＢ停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が適時に非表明されるであろうことを保証する。
【００２６】
図８は、ステージＭ内で停止条件を予め検出し、ステージＭ＋１内で第２命令を停止し、第１命令と第２命令との間にＮ個のバブルを挿入するための回路例８０の概略図である。タイプ２の命令がステージＭ内にあり、かつ、タイプ１の命令がステージＭ＋１とステージＭ＋Ｎとの間の任意のステージ内にあるとき、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ８２が表明される。同様に、タイプ２の命令がステージＭ＋ｌ、すなわち停止条件が予め検出されるステージの直後に続くステージ内に存在し、かつ、タイプ１の命令がステージＭ＋２とステージＭ＋Ｎ＋１との間の任意のステージ内で停止されるとき、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ８４が表明される。ＡＮＤゲート８５へのｓｔａｌｌ＿ｓｔａｇｅ（Ｍ＋Ｎ＋１）入力は、ステージＭ＋Ｎ＋１の停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ８４が適時に非表明されるであろうことを保証する。
【００２７】
発明の多様な実施例が記述された。例えば、ポインタ・レジスタとデータ・レジスタとの間でデータを条件付きで移動させる単一の機械語命令が記述された。プロセッサは、汎用計算機システム、ディジタル処理システム、ラップトップ・コンピュータ、個人用デジタル情報処理端末（ＰＤＡ）および携帯電話を含む多種多様のシステム内で実行することができる。このようなシステムでは、プロセッサは、オペレーティング・システムまたは他のソフトウェア・アプリケーションを格納することができる、フラッシュ・メモリ・デバイスまたはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモリ・デバイスに結合される。これらおよび他の実施例は添付の請求項の範囲内である。
【図面の簡単な説明】
【図１】発明の実施例に従ったパイプライン方式のプログラム可能なプロセッサの例を示すブロック図である。
【図２】プログラム可能なプロセッサのためのパイプラインの例を示すブロック図である。
【図３】停止制御装置の一実施例のブロック図である。
【図４】停止生成器の実施例を示す概略図である。
【図５】命令追跡回路の一実施例の概略図である。
【図６】単一サイクルを停止するための条件検出器の一実施例の概略図である。
【図７】２サイクルを停止するための条件検出器の一実施例の概略図である。
【図８】Ｎサイクルを停止するための条件検出器の一実施例の概略図である。
【発明の属する技術分野】
本発明は、プログラム可能なプロセッサの停止に関する。
【０００２】
【従来の技術】
「パイプライン方式（ｐｉｐｅｌｉｎｉｎｇ）」は、デジタル信号プロセッサのような従来のプログラム可能なプロセッサ内で使用される技術であり、そこにおける命令は、全体的な処理速度を増加させるために実行中にオーバーラップされる。パイプライン方式のプロセッサは、典型的には多くのステージ内で命令を処理する。命令は、システム・クロックに従って、１つのステージから次のステージへ移るが、それは典型的にはパイプライン内の最も遅いステージによって決定されるクロック・レートを有する。
【０００３】
命令を処理している間に、「ハザード（ｈａｚａｒｄｓ）」と呼ばれる状態が、命令ストリームにおける次の命令の実行を妨げることがある。例えば、命令が、パイプラインから終了しなかった先行命令の結果に依存するときに、データ・ハザードが発生する。したがって、ハザードは、パイプラインを「停止（ｓｔａｌｌ）」させ、かつ、パイプラインの性能を低下させる原因となる。
【０００４】
１つの一般的な解決法は、パイプライン・インタロックと呼ばれるハードウェアを追加することであり、これがハザードを検出し、ハザードが解消するまでパイプラインを停止する。典型的には、パイプライン・インタロックは、一般に「ＮＯＰ」と呼ばれる特殊な命令を挿入することによってパイプラインを停止するのであるが、その命令は、パイプラインからのオペレーションを要求しないが、命令ストリーム内のスロットを消費する。
【０００５】
【詳細な説明】
図１は、実行パイプライン４および制御ユニット６を有するプログラム可能なプロセッサ２を示すブロック図である。制御ユニット６は、パイプライン４を介して命令およびデータのフローを制御する。例えば、命令の処理中に、制御ユニット６は、命令をデコードするためにパイプラインの多様なコンポーネントに指示を与え、かつ、例えば結果をメモリに書き戻すような動作を含む応答動作を正確に実行する。
【０００６】
命令は、パイプライン４の第１ステージにロードされ、後続のステージを通って処理される。各ステージは、他のステージと同期して処理を行う。データは、システム・クロックに従って、パイプライン４内のステージの間を通過する。命令の結果は、間断なくパイプライン４の終端に現れる。
【０００７】
停止制御装置８は、ハザード条件を検出し、１またはそれ以上の停止信号を表明（ａｓｓｅｒｔ）してパイプライン４を停止する。以下に記述されるように、停止制御装置８は、システム・クロック９に従って停止信号を同期して生成する。
【０００８】
図２は、本発明に従ってパイプライン４の一例を図示する。パイプライン４は、例えば、命令フェッチ（ＩＦ）、命令デコード（ＤＥＣ）、アドレス計算（ＡＣ）、実行（ＥＸ）、およびライト・バック（ＷＢ）という５つのステージを有する。命令は、フェッチ・ユニット１１によって第１ステージ（ＩＦ）中に、例えばメイン・メモリまたは命令キャッシュのようなメモリ・デバイスからフェッチされ、命令デコード・ユニット１２によって第２ステージ（ＤＥＣ）中にデコードされる。次のクロック・サイクルで、その結果が第３ステージ（ＡＣ）に渡され、そこで、データ・アドレス生成器１３が、動作を実行するためのあらゆるメモリ・アドレスを計算する。
【０００９】
実行ステージ（ＥＸ）中に、実行ユニット１５は、例えば２つの数の加算や乗算のような指定された動作を実行する。実行ユニット１５は、例えば、１またはそれ以上の算術論理演算ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）およびバレル・シフタなどを含む動作を実行するための特殊なハードウェアを含むことがある。多種多様のデータは、例えばデータ・アドレス生成器１３、メモリ１７から検索されたデータ、またはデータ・レジスタ１４から検索されたデータによって生成されたアドレスのように、実行ユニット１５に適用される。最終段階（ＷＢ）中に、その結果が、データ・メモリまたはデータ・レジスタ１４にライト・バックされる。
【００１０】
パイプライン４のステージは、現在のステージの結果を格納するために、ステージ・レジスタ１９のようなステージ記憶回路を含む。ステージ・レジスタ１９は、典型的にはシステム・クロックに従って結果をラッチする。ステージ・レジスタ１９は、停止信号１８を受け取り、それによって、ステージ・レジスタ１９が先のステージからの結果をラッチするかどうかを制御する。このようにして、停止制御装置８は、パイプライン４の１またはそれ以上のステージを同期して停止する。特に、制御装置８は、命令ストリームに無動作命令（「ＮＯＰＳ」）を挿入することなく、効果的にパイプライン４をフリーズさせる。
【００１１】
さらに、以下でより詳細に議論されるように、停止制御装置８は、例えば停止信号１８が、フリップ・フロップのような記憶回路からの出力によって生成されるような、発生する条件に先立って、１またはそれ以上のハザード条件を検出するが、それによって高いファンアウト要求を支援することができる。更に、パイプライン４は、停止条件がもはや存在しなくなるまで一時的に動作の結果を格納しておくための追加のハードウェアを収容する必要がない。
【００１２】
図３は、停止制御装置８の一実施例を示すブロック図である。停止制御装置８は、停止生成器３２、条件検出器３４、および命令追跡回路３３を含む。以下で詳細に記述されるように、命令追跡回路３３は、パイプライン４の多様なステージ内に１またはそれ以上のタイプの命令が存在することを示す、１またはそれ以上のステージ指示信号３６を出力する。例えば、命令追跡回路３３は、分岐命令がパイプライン４のアドレス計算（ＡＣ）ステージ内にあるとき、特定ステージ指示信号３６を表明する。
【００１３】
一般に、命令追跡回路３３は、あるステージ内に存在するときに、１またはそれ以上のサイクルの間停止することをパイプライン４に要求するようなハザード条件を生成する、多様なタイプの命令の存在を検出する。潜在的にハザードを引き起こす命令がパイプライン４の多様なステージを通って流れるとき、命令追跡回路３３がステージ指示信号３６を表明する。条件検出器３４は、ステージ指示信号３６を受け取り、パイプライン４の多様なステージ内の命令の存在がハザードを引き起こすかどうかを決定し、もしそうであれば、パイプライン４が停止を必要としているサイクルの数を決定する。ハザードがパイプライン４内で検出されたとき、条件検出器３４は、１またはそれ以上のサイクルの間ハザード条件信号３５を表明する。停止生成器３２は、ハザード条件信号３５を受け取り、そして、検出されたハザードに基づいて、停止信号１８を表明し、１またはそれ以上のサイクルの間、パイプライン４の１またはそれ以上のステージを停止する。
【００１４】
図４は、停止生成器３２の実施例を示す概略図である。停止生成器３２は、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿１からｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿８のような多くのハザード条件信号３５を受け取り、各停止条件が条件検出器３４によって検出されたときに、それが表明される。入力信号は単なる例示目的であるが、例えば、停止生成器３２は、パイプライン４の多様なステージのために、あらゆる数の異なる停止条件を受け取ることができる。
【００１５】
ハザード条件信号３５に応答して、停止生成器３２は、パイプライン４を停止するための停止信号１８を生成する。停止生成器３２は、複数の停止信号１８を生成することができ、それがパイプライン４のステージに対応する。例えば、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿１またはｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿２のいずれかが表明され、かつ、プロセッサ２がリセットされていないとき、停止生成器３２は、ｓｔａｌｌ＿ｗｂ出力信号を表明し、結果としてパイプライン４のＷＢステージが停止する。特に、ｓｔａｌｌ＿ｗｂ出力信号は、ｓｔａｌｌ＿ｅｘ出力信号のような、パイプライン４のより早いステージのための停止出力信号を生成するために使用される。より詳しくは、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿３、ｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿４、またはｓｔａｌｌ＿ｗｂが表明され、プロセッサ２がリセットされていないとき、停止生成器３２がｓｔａｌｌ＿ｅｘ出力信号を表明する。このように、ＷＢステージ内の停止が、ＥＸステージ内の停止を強制する。停止生成器３２は、パイプライン４のより低いステージ内の停止と同じく、独立したハザード条件に基づいて、ｓｔａｌｌ＿ａｃおよびｓｔａｌｌ＿ｄｅｃ信号を同様に生成する。
【００１６】
図５は、ステージ指示信号３６をを提供する命令追跡回路３３の実施例を示す。図示された実施例では、２つの命令タイプがモニタされるが、本発明はこれら制限されない。命令追跡回路３３は、第１の命令タイプの存在を示す３つの出力信号、ＩＮＳＴ＿ＴＹＰＥ１＿ＡＣ、ＩＮＳＴ＿ＴＹＰＥ１＿ＥＸ、およびＩＮＳＴ＿ＴＹＰＥ１＿ＷＢを提供する。これらの信号は、ＡＣ、ＥＸ、およびＷＢステージ内のそれぞれに、第１の命令タイプが存在することを示す。
【００１７】
さらに、命令追跡回路３３は、第２の命令タイプの存在を示す単一の出力、ＩＮＳＴ＿ＴＹＰＥ２＿ＡＣを提供する。この単一の信号は、パイプライン４のＡＣステート内に第２タイプの命令が存在することを示す。
【００１８】
命令追跡回路３３は、ＩＮＳＴ＿ＴＹＰＥ１＿ＤＥＣおよびＩＮＳＴ＿ＴＹＰＥ２＿ＤＥＣを含む多くの入力を受け取る。これらの命令は、制御ユニット６内のデコード・ロジックによって提供され、第１の命令タイプまたは第２の命令タイプがそれぞれデコード・ステージ内に存在してデコードされるときに、表明される。これら双方の信号は、デコード・ステージ内の命令が有効であり、かつ、例えば分岐条件により変化する命令ストリームによって「消去（ｋｉｌｌｅｄ）」されていないこと、および、命令がデコード・ステージ内で停止されていないことを保証するのに適している。第１の命令タイプの存在は、命令がパイプライン４を通って流れるときに、表明された信号を一連のフリップ・フロップ５１を通って伝播させる。表明された信号は、さらに各ステージでも適切である。
【００１９】
同様に、第２タイプの命令の存在は、デコード・ステージ内で検出され、出力ＩＮＳＴ＿ＴＹＰＥ２＿ＡＣを提供するために単一のフリップ・フロップを通って伝播される。第２タイプの命令の進行は、すべてのステージにわたってモニタすることができるが、以下に記述された例では、ＡＣステージ内における第２タイプの命令の存在を検出する。
【００２０】
以下に記述された回路例は、命令ストリーム内で第２タイプの命令が第１のタイプの命令に続くときにＡＣステージ内で第２タイプの命令を停止し、かつ、第２タイプの命令と第１タイプの命令との間に１またはそれ以上の「バブル」を挿入するためのロジックの例を示す。
【００２１】
図６は、単一のサイクル間にハザードを検出し、かつパイプライン４を停止するための条件検出器３４内の回路例６０の概略図である。より詳しくは、回路６０は、命令ストリーム内で第２タイプの命令が第１タイプの命令に続くとき、単一のクロック・サイクル間にパイプライン４のＡＣステージを停止するために、図４のｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５のような停止条件信号を生成する。特に、フリップ・フロップ６５のようなクロック記憶回路からｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５が直接提供されるというように、条件生成器６０がｓｔａｌｌ＿ｃｏｎｄｉｔｉｏｎ＿５を同期して生成する。
【００２２】
図示された実施例では、命令がパイプライン４を通って伝播するとき、回路６０は、第１命令と第２命令との間に単一のバブルを挿入する。タイプ１の命令がＡＣステージ内にあり、タイプ２の命令がデコード・ステージにあり、かつ、タイプ２の命令が有効な命令であって停止や消去がされていないとき、ＡＮＤゲート６６はＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ６２を表明する。次のクロック・サイクルで、命令１および命令２がそれぞれＡＣおよびＥＸステージへ伝播したとき、記憶回路６５は、生成器３２を停止するために、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ６２をラッチし、ＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５を出力する。次のクロック・サイクルで、パイプライン４のＥＸステージまたはより低いステージ内に停止条件が存在しないと仮定した場合、ＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５の表明によって第２命令をＡＣステージ内で停止させ、その一方で第１命令がＷＢステージに伝播し、これによって２つの命令の間にバブルを挿入する。しかしながら、ＥＸステージ内に停止が存在する場合には、ＡＮＤゲート６７がＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４を表明し、その一方で、第１命令がＥＸステージ内で停止されるとともに第２命令がＡＣステージ内で停止されるであろう。第１命令がもはやＥＸステージ内で停止されなくなるまで、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４が記憶回路６５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿５信号を保持せしめ、この時点で、後続のクロック・サイクル中に単一のバブルが命令間に挿入される。ＡＮＤゲート６７へのＳＴＡＬＬ＿ＥＸ入力は、ＥＸ停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ６４が適時に非表明されるであろうことを保証する。
【００２３】
図７は、ハザードを検出し、かつ、第１命令がタイプ１で、第２命令がタイプ２であるときに第１命令と第２命令との間に２つのバブルを挿入するための、条件検出器３４内の回路例７０の概略図である。より詳しくは、第１命令がライト・バック・ステージを完了するまで、回路７０はＡＣステージ内の第２命令を停止させる。
【００２４】
図示された実施例において、タイプ２の有効かつ適切な命令がパイプライン４のデコード・ステージ内にあり、かつ、タイプ１の命令がパイプライン４のＥＸステージまたはＡＣステージ内にあるとき、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ７２が表明される。したがって、後続のクロック・サイクル中に、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ７２が記憶回路７５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿６信号を表明させる。停止条件がパイプライン４のより低いステージに存在しないと仮定した場合、２つのバブルが第１命令と第２命令との間に挿入される。第１の命令がＷＢステージをクリアするとき、第２命令はパイプライン４を通って伝播することを許される。
【００２５】
しかしながら、第２の命令タイプがＡＣステージ内にあり、かつ、第１の命令タイプがＷＢステージ内で停止されるか、またはＥＸステージ内にあるときには、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が表明される。第１命令がＷＢステージをクリアするまで、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が記憶回路７５にＳＴＡＬＬ＿ＣＯＮＤＩＴＩＯＮ＿６信号を保持させる。ＡＮＤゲート７６へのｓｔａｌｌ＿ｗｂ入力信号は、ＷＢ停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ７４が適時に非表明されるであろうことを保証する。
【００２６】
図８は、ステージＭ内で停止条件を予め検出し、ステージＭ＋１内で第２命令を停止し、第１命令と第２命令との間にＮ個のバブルを挿入するための回路例８０の概略図である。タイプ２の命令がステージＭ内にあり、かつ、タイプ１の命令がステージＭ＋１とステージＭ＋Ｎとの間の任意のステージ内にあるとき、ＳＴＡＬＬ＿ＧＥＮＥＲＡＴＥ＿ＳＩＧＮＡＬ８２が表明される。同様に、タイプ２の命令がステージＭ＋ｌ、すなわち停止条件が予め検出されるステージの直後に続くステージ内に存在し、かつ、タイプ１の命令がステージＭ＋２とステージＭ＋Ｎ＋１との間の任意のステージ内で停止されるとき、ＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ８４が表明される。ＡＮＤゲート８５へのｓｔａｌｌ＿ｓｔａｇｅ（Ｍ＋Ｎ＋１）入力は、ステージＭ＋Ｎ＋１の停止が解除されるときに、余分な不必要なバブルを挿入しないためにＳＴＡＬＬ＿ＨＯＬＤ＿ＳＩＧＮＡＬ８４が適時に非表明されるであろうことを保証する。
【００２７】
発明の多様な実施例が記述された。例えば、ポインタ・レジスタとデータ・レジスタとの間でデータを条件付きで移動させる単一の機械語命令が記述された。プロセッサは、汎用計算機システム、ディジタル処理システム、ラップトップ・コンピュータ、個人用デジタル情報処理端末（ＰＤＡ）および携帯電話を含む多種多様のシステム内で実行することができる。このようなシステムでは、プロセッサは、オペレーティング・システムまたは他のソフトウェア・アプリケーションを格納することができる、フラッシュ・メモリ・デバイスまたはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモリ・デバイスに結合される。これらおよび他の実施例は添付の請求項の範囲内である。
【図面の簡単な説明】
【図１】発明の実施例に従ったパイプライン方式のプログラム可能なプロセッサの例を示すブロック図である。
【図２】プログラム可能なプロセッサのためのパイプラインの例を示すブロック図である。
【図３】停止制御装置の一実施例のブロック図である。
【図４】停止生成器の実施例を示す概略図である。
【図５】命令追跡回路の一実施例の概略図である。
【図６】単一サイクルを停止するための条件検出器の一実施例の概略図である。
【図７】２サイクルを停止するための条件検出器の一実施例の概略図である。
【図８】Ｎサイクルを停止するための条件検出器の一実施例の概略図である。
Claims (29)
- 第１のクロックのサイクル中に、パイプライン方式のプロセッサ内のハザード条件を予め検出する段階と、
第２のクロック・サイクル中に、停止信号のセットを生成する段階と、
前記生成された停止信号に従って前記パイプラインの１またはそれ以上のステージを停止する段階と、
から成ることを特徴とする方法。 - 前記ハザード条件がステージＭ内で検出されるときに、前記停止信号のセットを生成する段階が、ステージＭ＋１を通ってステージ１を停止するために前記停止信号のセットを生成する段階を含むことを特徴とする請求項１記載の方法。
- 前記第１のクロックのサイクル中に、１クロック・サイクルの間前記パイプラインを停止するために停止生成信号を生成する段階と、
前記第１のクロックのサイクル中に、１またはそれ以上の追加のサイクルの間前記パイプラインを停止するために、検出された前記ハザードに基づいて停止保持信号を生成する段階と、
をさらに含むことを特徴とする請求項１記載の方法。 - 前記パイプラインの１またはそれ以上のステージを停止する段階が、クロック記憶回路から停止信号を生成する段階を含むことを特徴とする請求項１記載の方法。
- 前記第２のクロック・サイクルが、前記第１のクロック・サイクルの直後に続くことを特徴とする請求項２記載の方法。
- 有効信号および消去信号で前記停止信号を適正化する段階をさらに含むことを特徴とする請求項１記載の方法。
- 現在の停止条件が、パイプライン内に既に存在するかどうかを決定する段階と、
前記決定に基づいて前記停止信号を遅らせる段階と、
をさらに含むことを特徴とする請求項２記載の方法。 - 前記検出されたハザードが、前記パイプラインの単一サイクルの停止以上を要求するときに、記憶回路内に前記停止信号を格納する段階をさらに含むことを特徴とする請求項２記載の方法。
- 多数のステージを有するパイプラインと、
第１のクロック・サイクル中にハザード条件を予め検出するために適合された条件検出回路、および
前記パイプラインの１またはそれ以上のステージを停止するために、検出されたハザードに基づいて第２のクロック・サイクル中に停止信号のセットを生成するために適合された停止生成器、
を含む停止制御装置と、
から構成されることを特徴とする装置。 - 前記停止制御装置は、前記パイプラインの前記ステージ内で１またはそれ以上のタイプの命令の存在を示す１またはそれ以上のステージ指示出力信号を有する命令追跡回路を含み、さらに、前記条件検出回路が、前記ステージ指示出力信号に基づいてハザードを予め検出することを特徴とする請求項９記載の装置。
- 前記ステージは、前記停止信号を受け取るために書込み可能入力を有するパイプライン・レジスタを含むことを特徴とする請求項９記載の装置。
- 前記停止制御装置がクロック信号を受け取り、前記クロック信号に従って前記停止信号を同期して生成することを特徴とする請求項９記載の装置。
- 前記停止制御装置は、前記ハザード条件を検出した後、前記クロック信号の少なくとも１つのサイクルで前記停止信号を出力するために適合された記憶回路を含むことを特徴とする請求項１２記載の装置。
- 前記停止生成器は、前記条件検出ユニットがステージＭ内で前記ハザード条件を検出するときに、前記パイプラインのＭ＋１を通ってステージ１のための停止信号を出力するために適合されることを特徴とする請求項９記載の装置。
- 前記条件検出ユニットは、１クロック・サイクルの間前記パイプラインを停止するための停止生成出力信号、および１またはそれ以上の追加のサイクルの間前記パイプラインを停止するため停止保持信号を含むことを特徴とする請求項９記載の装置。
- フラッシュ・メモリ装置と、
前記フラッシュ・メモリ装置に結合されたプロセッサであって、前記プロセッサは複数ステージを有するパイプラインおよび停止制御装置を含み、前記停止制御装置は、
第１のクロック・サイクル中にハザード条件を予め検出するために適合された条件検出器、および、
前記パイプラインの１またはそれ以上のステージを停止するために、検出されたハザードに基づいて第２のクロック・サイクル中に停止信号のセットを生成するために適合された停止生成器、
を含むプロセッサと、
から構成されることを特徴とするシステム。 - 前記パイプラインの前記ステージ内で１またはそれ以上のタイプの命令の存在を示す１またはそれ以上のステージ指示出力信号を有する命令追跡回路を含み、さらに、前記条件検出回路が、前記ステージ指示出力信号に基づいてハザードを予め検出することを特徴とする請求項１６記載のシステム。
- 前記ステージは、前記停止信号を受け取るために書込み可能入力を有するパイプライン・レジスタを含むことを特徴とする請求項１６記載のシステム。
- 前記停止制御装置がクロック信号を受け取り、前記クロック信号に従って前記停止信号を同期して生成することを特徴とする請求項１６記載のシステム。
- 前記停止制御装置は、前記ハザード条件を検出した後、前記クロック信号の少なくとも１つのサイクルで前記停止信号を出力するために適合された記憶回路を含むことを特徴とする請求項１６記載のシステム。
- 前記停止生成器は、前記条件検出ユニットがステージＭ内で前記ハザード条件を検出するときに、前記パイプラインのＭ＋１を通ってステージ１のための停止信号を出力するために適合されることを特徴とする請求項１６記載のシステム。
- 前記条件検出ユニットは、１クロック・サイクルの間前記パイプラインを停止するための停止生成出力信号、および１またはそれ以上の追加のサイクルの間前記パイプラインを停止するため停止保持信号を含むことを特徴とする請求項１６記載のシステム。
- パイプライン方式のプロセッサ内で第１命令と第２命令との間にＮ個の停止サイクルを挿入するための装置であって、
前記第２命令がステージＭ内に存在し、かつ前記第１命令がステージＭ＋１とステージＭ＋Ｎとの間の任意のステージ内に存在するときには停止生成信号を、
前記第２命令がステージＭ＋１内に存在し、かつ前記第１命令がステージＭ＋２とＭ＋Ｎ＋１との間で停止されるときには停止保持信号を、
表明するために適合された条件検出器、
から構成されることを特徴とする装置。 - 停止生成器は、前記停止生成信号および前記停止保持信号に基づいて停止条件信号を出力するためのクロック記憶回路をさらに含むことを特徴とする請求項２３記載の装置。
- 前記停止条件信号に基づいて停止信号のセットを生成するために適合された停止生成器をさらに含むことを特徴とする請求項２４記載の装置。
- 前記パイプラインの前記ステージ内で１またはそれ以上のタイプの命令の存在を示す１またはそれ以上のステージ指示出力信号を有する命令追跡回路を含み、さらに、前記条件検出回路が、前記ステージ指示出力信号に基づいて前記停止生成信号および前記停止保持信号を表明することを特徴とする請求項２３記載の装置。
- 複数のステージを有するパイプライン方式のプロセッサ内で第１命令と第２命令との間にＮ個の停止サイクルを挿入するための方法であって、
前記第２命令がステージＭ内に存在し、かつ前記第１命令がステージＭ＋１とステージＭ＋Ｎとの間の任意のステージ内に存在するときには停止生成信号を表明する段階と、
前記第２命令がステージＭ＋１内に存在し、かつ前記第１命令がステージＭ＋２とＭ＋Ｎ＋１との間で停止されるときには停止保持信号を表明する段階と、
前記停止生成信号および前記停止保持信号に応答して前記パイプラインの１またはそれ以上のステージを停止する段階と、
から成ることを特徴とする方法。 - 第１のクロック・サイクルで、前記停止生成信号および前記停止保持信号を記憶回路へクロックする段階と、
第２のクロック・サイクルで、停止条件信号を記憶回路から出力する段階と、
を含むことを特徴とする請求項２７記載の方法。 - 前記停止条件信号に基づいて停止信号のセットを生成する段階をさらに含むことを特徴とする請求項２８記載の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259970A (ja) * | 2005-03-16 | 2006-09-28 | Fuji Xerox Co Ltd | データ処理装置、データ処理プログラムおよびデータ処理方法 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885375B2 (en) * | 2002-03-11 | 2005-04-26 | Sun Microsystems, Inc. | Stalling pipelines in large designs |
| US7076681B2 (en) * | 2002-07-02 | 2006-07-11 | International Business Machines Corporation | Processor with demand-driven clock throttling power reduction |
| US7000095B2 (en) * | 2002-09-06 | 2006-02-14 | Mips Technologies, Inc. | Method and apparatus for clearing hazards using jump instructions |
| US7130988B2 (en) * | 2002-11-15 | 2006-10-31 | Via-Cyrix, Inc. | Status register update logic optimization |
| US7185182B2 (en) * | 2003-02-04 | 2007-02-27 | Via Technologies, Inc. | Pipelined microprocessor, apparatus, and method for generating early instruction results |
| US7330988B2 (en) * | 2004-06-30 | 2008-02-12 | Sun Microsystems, Inc. | Method and apparatus for power throttling in a multi-thread processor |
| US20060168393A1 (en) * | 2005-01-27 | 2006-07-27 | Christensen Bjorn P | Apparatus and method for dependency tracking and register file bypass controls using a scannable register file |
| US20070005842A1 (en) * | 2005-05-16 | 2007-01-04 | Texas Instruments Incorporated | Systems and methods for stall monitoring |
| US7734901B2 (en) * | 2005-10-31 | 2010-06-08 | Mips Technologies, Inc. | Processor core and method for managing program counter redirection in an out-of-order processor pipeline |
| US7711934B2 (en) * | 2005-10-31 | 2010-05-04 | Mips Technologies, Inc. | Processor core and method for managing branch misprediction in an out-of-order processor pipeline |
| KR100861073B1 (ko) * | 2007-01-23 | 2008-10-01 | 충북대학교 산학협력단 | 적응형 파이프라인을 적용한 병렬 처리 프로세서 구조 |
| US8775717B2 (en) | 2007-12-27 | 2014-07-08 | Sandisk Enterprise Ip Llc | Storage controller for flash memory including a crossbar switch connecting a plurality of processors with a plurality of internal memories |
| US8966230B2 (en) * | 2009-09-30 | 2015-02-24 | Intel Corporation | Dynamic selection of execution stage |
| US8793543B2 (en) | 2011-11-07 | 2014-07-29 | Sandisk Enterprise Ip Llc | Adaptive read comparison signal generation for memory systems |
| US9699263B1 (en) | 2012-08-17 | 2017-07-04 | Sandisk Technologies Llc. | Automatic read and write acceleration of data accessed by virtual machines |
| US9501398B2 (en) | 2012-12-26 | 2016-11-22 | Sandisk Technologies Llc | Persistent storage device with NVRAM for staging writes |
| US9612948B2 (en) | 2012-12-27 | 2017-04-04 | Sandisk Technologies Llc | Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device |
| US9239751B1 (en) | 2012-12-27 | 2016-01-19 | Sandisk Enterprise Ip Llc | Compressing data from multiple reads for error control management in memory systems |
| US9454420B1 (en) | 2012-12-31 | 2016-09-27 | Sandisk Technologies Llc | Method and system of reading threshold voltage equalization |
| US9003264B1 (en) | 2012-12-31 | 2015-04-07 | Sandisk Enterprise Ip Llc | Systems, methods, and devices for multi-dimensional flash RAID data protection |
| US9870830B1 (en) | 2013-03-14 | 2018-01-16 | Sandisk Technologies Llc | Optimal multilevel sensing for reading data from a storage medium |
| US9236886B1 (en) | 2013-03-15 | 2016-01-12 | Sandisk Enterprise Ip Llc | Universal and reconfigurable QC-LDPC encoder |
| US9367246B2 (en) | 2013-03-15 | 2016-06-14 | Sandisk Technologies Inc. | Performance optimization of data transfer for soft information generation |
| US9136877B1 (en) | 2013-03-15 | 2015-09-15 | Sandisk Enterprise Ip Llc | Syndrome layered decoding for LDPC codes |
| US9244763B1 (en) | 2013-03-15 | 2016-01-26 | Sandisk Enterprise Ip Llc | System and method for updating a reading threshold voltage based on symbol transition information |
| US9092350B1 (en) | 2013-03-15 | 2015-07-28 | Sandisk Enterprise Ip Llc | Detection and handling of unbalanced errors in interleaved codewords |
| US9159437B2 (en) | 2013-06-11 | 2015-10-13 | Sandisk Enterprise IP LLC. | Device and method for resolving an LM flag issue |
| US9043517B1 (en) | 2013-07-25 | 2015-05-26 | Sandisk Enterprise Ip Llc | Multipass programming in buffers implemented in non-volatile data storage systems |
| US9384126B1 (en) | 2013-07-25 | 2016-07-05 | Sandisk Technologies Inc. | Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems |
| US9524235B1 (en) | 2013-07-25 | 2016-12-20 | Sandisk Technologies Llc | Local hash value generation in non-volatile data storage systems |
| US9639463B1 (en) | 2013-08-26 | 2017-05-02 | Sandisk Technologies Llc | Heuristic aware garbage collection scheme in storage systems |
| US9235509B1 (en) | 2013-08-26 | 2016-01-12 | Sandisk Enterprise Ip Llc | Write amplification reduction by delaying read access to data written during garbage collection |
| US9442662B2 (en) | 2013-10-18 | 2016-09-13 | Sandisk Technologies Llc | Device and method for managing die groups |
| US9298608B2 (en) | 2013-10-18 | 2016-03-29 | Sandisk Enterprise Ip Llc | Biasing for wear leveling in storage systems |
| US9436831B2 (en) | 2013-10-30 | 2016-09-06 | Sandisk Technologies Llc | Secure erase in a memory device |
| US9263156B2 (en) | 2013-11-07 | 2016-02-16 | Sandisk Enterprise Ip Llc | System and method for adjusting trip points within a storage device |
| US9244785B2 (en) | 2013-11-13 | 2016-01-26 | Sandisk Enterprise Ip Llc | Simulated power failure and data hardening |
| US9703816B2 (en) | 2013-11-19 | 2017-07-11 | Sandisk Technologies Llc | Method and system for forward reference logging in a persistent datastore |
| US9520197B2 (en) | 2013-11-22 | 2016-12-13 | Sandisk Technologies Llc | Adaptive erase of a storage device |
| US9520162B2 (en) | 2013-11-27 | 2016-12-13 | Sandisk Technologies Llc | DIMM device controller supervisor |
| US9582058B2 (en) | 2013-11-29 | 2017-02-28 | Sandisk Technologies Llc | Power inrush management of storage devices |
| US9235245B2 (en) | 2013-12-04 | 2016-01-12 | Sandisk Enterprise Ip Llc | Startup performance and power isolation |
| US9129665B2 (en) | 2013-12-17 | 2015-09-08 | Sandisk Enterprise Ip Llc | Dynamic brownout adjustment in a storage device |
| US9703636B2 (en) | 2014-03-01 | 2017-07-11 | Sandisk Technologies Llc | Firmware reversion trigger and control |
| US9448876B2 (en) | 2014-03-19 | 2016-09-20 | Sandisk Technologies Llc | Fault detection and prediction in storage devices |
| US9454448B2 (en) | 2014-03-19 | 2016-09-27 | Sandisk Technologies Llc | Fault testing in storage devices |
| US9390814B2 (en) | 2014-03-19 | 2016-07-12 | Sandisk Technologies Llc | Fault detection and prediction for data storage elements |
| US9390021B2 (en) | 2014-03-31 | 2016-07-12 | Sandisk Technologies Llc | Efficient cache utilization in a tiered data structure |
| US9626399B2 (en) | 2014-03-31 | 2017-04-18 | Sandisk Technologies Llc | Conditional updates for reducing frequency of data modification operations |
| US9626400B2 (en) | 2014-03-31 | 2017-04-18 | Sandisk Technologies Llc | Compaction of information in tiered data structure |
| US9697267B2 (en) | 2014-04-03 | 2017-07-04 | Sandisk Technologies Llc | Methods and systems for performing efficient snapshots in tiered data structures |
| US10372613B2 (en) | 2014-05-30 | 2019-08-06 | Sandisk Technologies Llc | Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device |
| US10656840B2 (en) | 2014-05-30 | 2020-05-19 | Sandisk Technologies Llc | Real-time I/O pattern recognition to enhance performance and endurance of a storage device |
| US10146448B2 (en) | 2014-05-30 | 2018-12-04 | Sandisk Technologies Llc | Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device |
| US10162748B2 (en) | 2014-05-30 | 2018-12-25 | Sandisk Technologies Llc | Prioritizing garbage collection and block allocation based on I/O history for logical address regions |
| US10114557B2 (en) | 2014-05-30 | 2018-10-30 | Sandisk Technologies Llc | Identification of hot regions to enhance performance and endurance of a non-volatile storage device |
| US9703491B2 (en) | 2014-05-30 | 2017-07-11 | Sandisk Technologies Llc | Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device |
| US9093160B1 (en) | 2014-05-30 | 2015-07-28 | Sandisk Technologies Inc. | Methods and systems for staggered memory operations |
| US9070481B1 (en) | 2014-05-30 | 2015-06-30 | Sandisk Technologies Inc. | Internal current measurement for age measurements |
| US10656842B2 (en) | 2014-05-30 | 2020-05-19 | Sandisk Technologies Llc | Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device |
| US9652381B2 (en) | 2014-06-19 | 2017-05-16 | Sandisk Technologies Llc | Sub-block garbage collection |
| US9443601B2 (en) | 2014-09-08 | 2016-09-13 | Sandisk Technologies Llc | Holdup capacitor energy harvesting |
| US11372803B2 (en) * | 2018-04-03 | 2022-06-28 | Xilinx, Inc. | Data processing engine tile architecture for an integrated circuit |
| US20210096877A1 (en) * | 2019-09-26 | 2021-04-01 | Advanced Micro Devices, Inc. | Collapsing bubbles in a processing unit pipeline |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
| JPS61288230A (ja) | 1985-06-17 | 1986-12-18 | Nec Corp | パイプライン制御方式 |
| US5073855A (en) * | 1989-06-30 | 1991-12-17 | Bull Hn Information Systems Inc. | Resource conflict detection method and apparatus included in a pipelined processing unit |
| EP0463965B1 (en) * | 1990-06-29 | 1998-09-09 | Digital Equipment Corporation | Branch prediction unit for high-performance processor |
| US5471591A (en) * | 1990-06-29 | 1995-11-28 | Digital Equipment Corporation | Combined write-operand queue and read-after-write dependency scoreboard |
| US5404485A (en) * | 1993-03-08 | 1995-04-04 | M-Systems Flash Disk Pioneers Ltd. | Flash file system |
| US5627984A (en) * | 1993-03-31 | 1997-05-06 | Intel Corporation | Apparatus and method for entry allocation for a buffer resource utilizing an internal two cycle pipeline |
| JP2636695B2 (ja) | 1993-08-03 | 1997-07-30 | 日本電気株式会社 | パイプライン処理回路 |
| US6038658A (en) * | 1997-11-03 | 2000-03-14 | Intel Corporation | Methods and apparatus to minimize the number of stall latches in a pipeline |
| JPH11149373A (ja) | 1997-11-18 | 1999-06-02 | Toshiba Corp | プロセッサ |
| JP3204390B2 (ja) | 1998-09-29 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | マイクロコンピュータ |
| US6401195B1 (en) * | 1998-12-30 | 2002-06-04 | Intel Corporation | Method and apparatus for replacing data in an operand latch of a pipeline stage in a processor during a stall |
| US6587940B1 (en) * | 2000-01-18 | 2003-07-01 | Hewlett-Packard Development Company | Local stall/hazard detect in superscalar, pipelined microprocessor to avoid re-read of register file |
-
2000
- 2000-12-06 US US09/731,198 patent/US7028165B2/en not_active Expired - Lifetime
-
2001
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- 2001-12-06 JP JP2002558125A patent/JP3688270B2/ja not_active Expired - Lifetime
- 2001-12-06 KR KR1020037007428A patent/KR100571323B1/ko active IP Right Grant
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- 2001-12-06 CN CNB018199879A patent/CN1279436C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006259970A (ja) * | 2005-03-16 | 2006-09-28 | Fuji Xerox Co Ltd | データ処理装置、データ処理プログラムおよびデータ処理方法 |
| JP4534814B2 (ja) * | 2005-03-16 | 2010-09-01 | 富士ゼロックス株式会社 | データ処理装置、データ処理プログラムおよびデータ処理方法 |
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