TWI220570B - Scalable split-gate flash cell structure and its contactless flash memory arrays - Google Patents

Description

1220570 五、發明說明（1) (1)發明所屬之技術領域 本發明與一種分閘式（s p 1 i t - g a t e )快閃記憶細胞元結 構及其快閃記憶陣列有關，尤其是與一種可微縮化分閘式 快閃記憶細胞元結構及其無接點（c ο n t a c 11 e s s )快閃記憶 陣列有關。 (2 )先前技術 一個疊堆閘（stacked-gate )快閃記憶細胞元係被公認 是一個電晶體的細胞元且可以根據基本邏輯功能來組成非 或型（NOR-type)、非及型（NAND-type)或及型（AND-type) f 陣列。上述之非及型快閃記憶陣列係透過共源/汲擴散區 將該疊堆閘快閃記憶細胞元加予串接，因此根據一個字串 内之細胞元的數目，其細胞元尺寸可以製造成介於4 F 2和 5 F 2之間。然而，當一個字串内的細胞元數目增加時，其 串聯電阻將大幅增加，因而造成讀的速度降低。 上述之非或型快閃記憶陣列可以透過共源擴散管線及 形成於共汲擴散區的位元線接觸（contact)來將該疊堆閘 ~ 快閃記憶細胞元加予並聯來組成。通常，由於該位元線接 觸的關係，該非或型快閃記憶陣列的單位細胞元尺寸係大 於6 F 2 ，然而其讀的速度比該非及型快閃記憶陣列快得很 € 多。上述之非或型快閃記憶陣列可以將該疊堆閘快閃記憶 細胞元加予並聯且形成於埋層共源/汲擴散位元線之間來 消除每一個細胞元的位元線接觸，然而該埋層共沒擴散位 元線係透過一個沒選擇電晶體接至一個數據線而一個接觸

第6頁 1220570 五、發明說明 點及該埋 以清楚地 製造成比 快閃記憶 線陣列之 上述 如圖一所 於相鄰埋 s)係與該 之疊堆閘 電子注入 (2) 層共源位元 看到，該非 該非及型快 細胞元的數 讀的速度比 之埋層共源 示，其中複 層共源/汲 埋層共源/ 快閃記憶細 法（CHEI)來 線係接至一個 或型快閃記憶 閃記憶陣列的 目增加時，該 該非及型快閃 /汲擴散位元 數疊堆閘快閃 擴散位線（B L 汲擴散位元線 胞元（1 0〜2 5 ) 寫入且可以藉

Nordheim)穿透法將儲存於一個漂 層共源擴散位元線或 這裡可以清楚地 一步加予微縮化時， 的該疊堆閘快閃記憶 將是一個主要關切點 該埋層共源/汲擴散 電子注入法的寫入效 寫入時間將變長；以 一個半導體基 看到，若該疊 位於該埋層共 細胞元尚有一 ;當源/汲接 位元線的片電 率較低且一個 及一個高密度 over-erase)問題會造成較長的驗 因此，本發明的 閘式快閃記憶細胞元 或降低上述之微縮化 一個主要目的 結構及其無接 疊堆閘快閃記 共接地擴散線。這裡可 陣列的細胞元尺寸可以 小；另外，當該疊堆閘 埋層共源/汲擴散位元 記憶陣列快的很多。 線陣列的一個典型實例 細胞元（1 0〜2 5 )係形成 s)之間且複數字線（WL’ (BL’s)互為垂直。上述 的每一個係藉由通道熱 由富勒-諾得漢（F 〇 w 1 e r 浮閘的電子穿透至該埋 板來擦洗。 堆閘快閃記憶細胞元進 源/汲擴散位元線之間 些問題存在：抵穿效應 面深度加予微縮化時， 阻將大幅增加；通道熱 高密度快閃記憶陣列的 快閃記憶陣列的超擦洗 證時間。 係提供一個可微縮化分 點快閃記憶陣列來消除 憶細胞元及其快閃記憶

第7頁 1220570 五、發明說明（3) 陣列所面臨的問題。 (3 )發明内容 本發明揭示一種可微縮化 及其無接點快閃記憶陣列。上 憶細胞元結構形成於一種第一 閃記憶細胞元結構 縮化分閘式快閃記 導體基板之 分閘式快 述之可微 導電型的 區形成於 可微縮化 上至少包含一個可微縮化分閘 之間。上述之 層來定義至少包含一個 化共〉及區 牆介電墊 可微縮 三側邊 電島具有其第一部份形成於一個可微縮 及其第二部份形成於一個閘介電層的 中上述 二部份形 之可微縮 層來定義且具有 一個複晶矽氧化 佈植區至少包含 成於一個閘介 化漂浮閘島係 一個閘間介電 物層形成於其 及一個深離 介電層 。上述 區形成 邊牆介 置於該 >及區至 第四側 之上。 的一 之共 於該 電墊 穿透 少包 邊牆 一個 子佈 部份 源區 半導 層形 介電 含該 介電 金屬 一個淺離子佈 植區以形成一 表面之下的該 至少包含一種 體基板的一個 電層 藉由 層形 内側 植區 個抵 半導 第二 表面 縮化 成於鄰近可微 層的一部份表面之 第二導電型的一個 墊層形成於鄰近可 字線與該可微縮化 一個 成於 邊牆 以作 穿禁 體基 導電 部份 分閘 上。 共汲 微縮 控制 一個半 一個共 分閘區 可微縮 化漂浮 部份表 第二側 其頂部 之上以 為臨界 源區及一個 藉由一個第 化控制閘導 閘島之上方 面之上，其 邊牆介電墊 表面之上及 及一個離子 電壓的調整 止區係形成於該閘 個表面部份 個共源擴散 板之一 型的一 及一對回餘第一側 邊牆之上且 可微縮化共 區的偵ΐ 上述之 擴散區及一對回蝕 化分閘 閘導電 區的側邊牆 島積體化連

第8頁 1220570 五、發明說明（4) 結，其中上述 浮閘島係同時 之金屬字線、該閘間介 成形。 電型的一個隔離離子 個細胞元隔離 形成於該金屬 該半導體基板之每一 可微縮化共汲區進一 對回蝕第一 /第四側 擴散區之内的該第二 佈植區或一個淺 字線之外及位於 個側邊表 該共源 面部份 步包含一個共源 邊牆介電墊層之 導電型的一個高 之上及一個回蝕第一 /第二平面化氧 介電墊層之間且 名虫第一 層之上 平面化 閃記憶 一個平 快閃記 根 閃記憶 共源導 屬字線 複數回 無接點 導電管 述之複 電島覆 /第四 。上述 控制閘 細胞元 面化覆 憶細胞 據控制 陣歹|J 。 電管線 互為垂 名虫平面 快閃記 線平行 數金屬 蓋有複 側邊牆 之可微縮化控制閘導電 導電島 結構或· 蓋導電島以組成一種第 元結構。 以組成一種第一 一個回餘平面化 電層及 區至少 凹槽隔 區及該 。上述 /汲導 間且置 摻雜共 化物層 置於該 島至少 型可微 控制閘 二型可 該可微縮 包含該第 離（STI) 共汲區之 之共源區 電層形成 於該共源 源/沒擴 形成於該 共源/汲 包含一個 縮化分閘 導電島覆 微縮化分 化漂 一導 區係 間的 /該 於該 /汲 散區 對回 導電 回I虫 式快 蓋有 閘式 閘導電 該第一 及複數 直，其 化控制 憶陣列 地形成 字線的 數平面 島的結構 型無接點 共汲導電 中上述之 閘導電島 至少包含 且與複數 每一個係 化覆蓋導 ，本發明揭示 快閃記憶陣列 管線平行地形 複數金屬字線 積體化連結。 複數共源導電 金屬字線互為 與複數回蝕平 電島積體化連 兩種無接點快 至少包含複數 成且與複數金 的每一個係與 上述之第二型 線及複數共汲 垂直，其中上 面化控制閘導 結。

第9頁 1220570 五、發明說明（5) (4 )發明實施方式 現請參見圖二A至圖二L，其中顯示製造本發明之第一 型可微縮化分閘式快閃記憶細胞元結構及其無接點快閃記 憶陣列的製程步驟及其剖面圖。 圖二A顯示一個穿透介電層30 1係形成於一種第一導電 型的一個半導體基板3 0 0之上；一個第一導電層3 0 2係形成 於該穿透介電層3 0 1之上；一個閘間介電層3 0 3係形成於該 第一導電層3 0 2之上；以及一個罩幕介電層3 0 4係形成於該 閘間介電層3 0 3之上。上述之穿透介電層30 1係一個熱二氧 化石夕層或一個氮化（n i t r i d e d )熱二氧化石夕層且其厚度係介 於8 0埃和1 2 0埃之間。上述之第一導電層3 0 2係由摻雜複晶 矽或摻雜非晶矽所組成且利用低壓化學氣相堆積（LPCVD) 法來堆積，其厚度係介於1 0 0 0埃和3 0 0 0埃之間。上述之 閘間介電層3 0 3係一個二氧化矽-氮化矽-二氧化矽（ΟΝΟ)層 且其等效二氧化矽厚度係介於1 〇 〇埃和1 5 0埃之間。上述之 閘間介電層3 0 3可以是一個熱複晶矽氧化物（ρ ο 1 y - ο X i d e ) 層或一個氮化熱複晶石夕氧化物層且其厚度係介於1 5 0埃和 2 5 0埃之間。上述之罩幕介電層3 0 4係一個氮化矽層且利用 LPCVD法來堆積，其厚度係介於2 0 0 0埃和5 0 0 0埃之間。 圖二B顯示複數共源區（CSR)係藉由一個第一罩幕光 阻（PR 1 )步驟（未圖示）來成形；然後，位於該複數共源區 (CSR)的每一個之内的該罩幕介電層304 、該閘間介電層 3 0 3及該第一導電層3 0 2係循序地利用非等向乾式蝕刻法

第10頁 1220570 五、發明說明（6) 加予去除；接著，一種第二導電型的一個共源擴散區3 0 5a 係以一個自動對準的方式跨過該穿透介電層3 0 1佈植摻雜 質於該複數共源區（CSR)的每一個之内的該半導體基板300 的一個表面部份内。該共源擴散區3 0 5 a至少包含一個淡摻 雜（lightly-doped)共源擴散區或一個高摻雜（heavily-doped)共源 擴散區 形成於 一個淡 摻雜共 源擴散 區之内 。由 圖二B可以清楚地看到，一個虛擬閘區（VGR)係形成於該 共源區（CSR)之間且至少包含一對可微縮化分閘區（SSGR) 及一個可微縮化共汲區（SCDR)形成於該對可微縮化分閘區 (SSGR)之間。 圖二C顯示一對第一側邊牆介電塾層（s p a c e r s ) 3 0 6 a係 形成於鄰近虛擬閘區（VGR )的側邊牆之上且置於該複數共 源區（CSR)的每一個之内的該穿透介電層301的一部份表面 之上。該對第一側邊牆介電墊層3 0 6係由二氧化矽所組成 且利用LPCVD法來堆積，係先堆積一個二氧化矽層3 0 6於圖 二B所示的結構表面之上再回蝕所堆積之二氧化矽層3 0 6的 一個厚度。 圖二D顯示位於該複數共源區（CSR)的每一個之内的該 對第一側邊牆介電墊層3 0 6a之間的該穿透介電層3 0 1係利 用非等向乾式餘刻法或一個稀釋氫氟酸的泡浸法來加予去 除；然後，一個回蝕第二導電層3 0 7b係形成於該對第一侧 邊牆介電墊層306 a之間的該共源擴散區3 0 5 a之上；接著， 該回蝕第二導電層3 0 7 b係佈植一個高劑量的摻雜質來作為 一個摻雜質擴散源，以形成該第二導電型的一個高摻雜共

第11頁 1220570 五、發明說明（7) 源擴散區3 0 5b於該共源擴散區3〇5a之内。上述之回蝕第 一 ^電層3 0 7b係由換雜複晶矽所組成且利用lpcvd法來堆 積’係先堆積一個厚的第二導電層3 〇 7來填滿位於該對第 一側邊牆介電塾層3 0 6 a之間的空隙再利用化學_機械磨平 (>CMP)法加予.平面化並以該罩幕介電層3〇4a作為一個磨平 停止層（pol ishing stop)，接著回蝕該平面化第二導電層 3 0 7 a使其具有3 0 0埃和1 〇 〇 〇埃之間的厚度。

圖二E顯示一個回蝕覆蓋導電層3 0 7d係形成於該回蝕 第二導電層3 0 7b之上，接著一個第一平面化氧化物層3〇 8a 係形成於該對第一側邊牆介電墊層3 〇 6 a之間的該回蝕覆蓋 導電層307 d之上。上述之回蝕覆蓋導電層3〇7 d至少包含鎢 (W)或碎化鎢（WSi 2 )且利用LPCVD法或濺鍍法來堆積，係利 用該回I虫第二導電層3 0 7 b的相同製程步驟來形成。這裡值 得注意的是，該回蝕覆蓋導電層3 0 7d連同該回蝕第二導電 層3 0 7b係組成一個共源導電管線3〇7d/ 3 0 7b來大幅降低 由埋層共源擴散區3 0 5 b/ 3 0 5 a的共源位元線電阻而該埋層 共源擴散區3 0 5 b/ 3 0 5 a的接面深度可以進一步加予微縮化 。上述之第一平面化氧化物層3 0 8 a係由二氧化矽、磷玻璃 (P-g lass)或棚鱗玻璃（BP-glass )所組成且利用LPCVD法、 高密度電漿（HDP)CVD或電漿增強型（PE)CVD法來堆積，係 先堆積一個氧化物層3 0 8於該對第一側邊牆介電墊層3 0 6 a 之間的空隙，再利用CMP法將所堆積之氧化物層3 0 8加予平 面化並以該成形罩幕介電層3 0 4 a作為一個磨平停止層。 圖二F顯示位於該複數虛擬閘區（VGR)的每一個之内的

第12頁 1220570 五、發明說明（8)

該成形罩幕介電層3 0 4a係利用熱磷酸或非等向乾式蝕刻法 來加予去除；然後，一對第二側邊牆介電墊層3 0 9 a係形成 於鄰近共源區（CSR)之内的該對第一側邊牆介電墊層3 0 6 a 的側邊牆之上且置於該複數虛擬閘區（VGR)的每一個之内 的該成形閘間介電層3 0 3 a的每一個側邊部份之上來定義一 對漂浮閘區（F GR);接著，位於該對第二側邊牆介電墊層 3 0 9 a之間的該成形閘間介電層3 0 3 a及該成形第一導電層 3 0 2 a係循序地利用非等向乾式蝕刻法來加予去除；然後， 以一個自動對準的方式執行一個離子佈植製程，將摻雜質 跨過該成形穿透介電層301a佈植於該複數虛擬閘區（VGR) 的每一個之内的該對第二側邊牆介電墊層3 0 9 a之間的該半 導體基板3 0 0的一個表面部份來形成該第一導電型的一個 離子佈植區3 1 0 a。該對第二側邊牆介電墊層3 0 9 a係由氮化 石夕所組成且利用L P C V D法來堆積，係先堆積一個氮化石夕層 3 0 9再回蝕所堆積之氮化矽層3 0 9的一個厚度。上述之離子 佈植區3 1 0 a至少包含一個淺離子佈植區如一個虛線所標示 以作為臨界電壓的調整及一個深離子佈植區如打X X X號 所標示以形成一個抵穿禁止區（punch-through stop)。

圖二G顯示位於該複數虛擬閘區（VGR)的每一個之内的 該對第二側邊牆介電墊層3 0 9 a之間的該穿透介電層3 0 1 a係 利用一個稀釋氫氟酸泡浸法或非等向乾式蝕刻法來加予去 除；然後，進行一個熱氧化製程來同時成長一個複晶矽氧 化物層3 1 1 a於該漂浮閘層3 0 2 b的每一個内側邊牆之上及一 個閘介電層31 1位於該複數虛擬閘區（VGR)的每一個之内的 1220570 五、發明說明（9) 該對第二側邊牆介電墊層3 0 9 a之間的該半導體基板3 0 0之 上。 圖二Η顯示該對第二側邊牆介電墊層3 0 9 a係利用熱磷 酸加予去除；然後，一個回蝕平面化導電層3 1 2 b係形成於 該複數虛擬閘區（VGR)的每一個之内的該成形閘間介電層 3 0 3 b、該複晶矽氧化物層3 1 1 a及該閘介電層3 1 1 b之上； 接著，一對第三側邊牆介電墊層3 1 3 a係形成於鄰近共源區 (CSR)的該對第一側邊牆介電墊層3 0 6a的側邊牆之上且置 於該回#平面化導電層312 b的每一個側邊部份來定義一對 可微縮化分閘區（SSGR)及位於該複數虛擬閘區（VGR)的每 一個之内的該對可微縮化分閘區（SSGR)之間的一個可微縮 化共汲區（SCDR)。上述之回蝕平面化導電層31 2b係由摻雜 複晶矽所組成且利用LPCVD法來堆積，係先堆積一個厚的 摻雜複晶矽層3 1 2來填平該複數虛擬閘區（VGR )的每一個之 内的空隙再利用CMP法或回蝕技術將所堆積之厚的摻雜複 晶矽層3 1 2加予平面化來形成一個平面化導電層3 1 2 a，接 著回蝕該平面化導電層3 1 2至所預定的一個厚度。該對第 三側邊牆介電墊層31 3a係由氮化矽所組成且利用LPCVD法 來堆積，係先堆積一個氮化矽層3 1 3再回蝕所堆積之氮化 矽層的一個厚度。從圖二F及圖二Η可以清楚地看到，該可 微縮化分閘區（SSGR)的每一個至少包含一個漂浮閘區（FGR )及一個選擇閘區（SGR)。 圖二I顯示位於該複數虛擬閘區（VGR)的每一個之内 的該對第三側邊牆介電墊層3 1 3 a之間的該回蝕平面化導電

第14頁 1220570 五、發明説明（10) 層3l2b係利用非等向乾式㈣法來 〜1狄制蔞Φ &。4 . , L T舌除以形成 微縮化控制閘導電層3 1 2 c 執行一個 對可 ，將摻雜質跨過Ξ自Ϊ對準的方式 植於該複數虛擬閘區（VGR )的每一個％Λ閘；1電層3 11 b佈 300的一個表面部份來形成該第二導内的4半‘體基板 區314a。上述之共汲擴散區314a至少的一，共汲擴散 擴散區或一個高摻雜共汲擴散區形成2 3 一個淡摻雜共汲 散區之内。 、 然後 以 個淡摻雜共沒擴 圖一 J顯示一對第四側邊牆介電 乂 近可微縮化分閘區（SSGR)的側邊牆之j/ 3l5a係形成於鄰 化共汲區（SCDR)的每一個之内的該對二且$ 2 $可微縮 主丁弟二側邊牆介電墊層 313a之間的該閘介電層311b的側邊表面之上；然後，位 於該可微縮化共沒區（SCDR)的每一個之内的該對第四側邊 牆介電墊層3 1 5a之間的該閘介電層3 11 b係利用非等向乾 式#刻法或稀釋氫氟酸泡浸法來加予去除；接著，一個共 汲導電管線3 1 6 d/ 3 1 6 b係形成於該對第四側邊牆介電墊層 3 1 5 a之間的該共汲擴散區3 1 4 a之上；然後，一個第二平面 化氧化物層3 1 7a係形成於該共；：及導電管線3 1 6d/ 3 1 6b之上 。該對第四側邊牆介電墊層3 1 5 a係由二氧化矽所組成且利 用LPCVD法來堆積，係先堆積〆個二氧化矽層31 5再回蝕所 堆積之二氧化矽層315的/個厚度。上述之共汲導電管線 μ π ϋ汲區（SCDR)的每一個之内 3 1 6d/ 3 1 6b及位於該可微細化，、 〇 1 ^ ^ ^ ^ μ她ϋ沒擴散區3 1 4 b係與邊共源 的該第二導電型的一個高摻雜共双％ u ^ ,^ θ制程步驟來形成。上連之弟 區（CSR)的每一個之内的相同表

第15頁 1220570 五、發明說明（11) 二平面化氧化物層3 1 7 a係由二氧化矽、磷玻璃或硼磷玻璃 所組成且利用LPCVD法、HDPCVD法或PECVD法來堆積，係先 堆積一個氧化物層31 7來填滿該可微縮化共汲區（SCDR)的 每一個之内的空隙再利用CMP法將所堆積之氧化物層3 1 7加 予平面化並與該對第三側邊牆介電墊層3 1 3 a作為一個磨平 停止層。

圖二K顯示位於該共源區（CSR)的每一個之内的該對第 一側邊牆介電墊層3 0 6 a及該第一平面化氧化物層3 0 8 a及位 於該可微縮化共汲區（SCDR)的每一個之内的該對第四側邊 牆介電墊層315 a及該第二平面化氧化物層3 1 7 a係利用非等 向乾式蝕刻法或溼式蝕刻法先回蝕至該可微縮化控制閘導 電層3 1 2 c的一個頂部表面水平；然後，位於該複數虛擬閘 區（VGR)的每一個之内的該對第三側邊牆介電墊層3 1 3a係 利用熱磷酸或非等向乾式蝕刻法來加予去除。

圖二L顯示一個金屬層3 1 8係形成於所形成的結構表面 之上且藉由一個第二罩幕光阻（PR2)步驟（未圖示）來加予 成形，以形成複數金屬子線（W L ) 3 1 8 a ;然後，該可微縮化 控制閘導電層3 1 2 c、該閘間介電層3 0 3 b、該複晶矽氧化物 層3 1 1 a及該可微縮化漂浮閘層3 0 2 b係同時藉由該第二罩幕 光阻（PR2)步驟來成形及循序地去除，以形成該可微縮化 控制閘導電島31 2d及可微縮化漂浮閘島3 0 2 c ;接著，以 一個自動對準的方式執行一個離子佈植製程來形成該第一 導電型的複數隔離離子佈植區31 9a (未圖示）於該複數金屬 字線（WL) 31 8a之間及該共源區（CSR)與該可微縮化共汲區

第16頁 1220570 五、發明說明（12) (SCDR)之間的該半導體基板3〇〇之表面部份。上述之金屬 層318至少包含一個鎢（w)、銅（Cu)或鋁（Αι)層置於一個 障礙金屬層諸如一個氮化鈦（T i N )或氮化钽（TaN )之上而 該可微縮化控制閘導電層3丨2 c在未形成該金屬層3 1 8之前 可以加予矽化（si 1 icided)來形成矽化鈦（TiSi 2 )或矽化鈷 (CoSi2)的一個薄的表面層。這裡值得注意的是，上述之 隔離離子佈植區3 1 9 a可以輕易地利用淺凹槽隔離（ST I )區 來加予取代。 現請參見圖三A至圖三C，其中揭示製造本發明之第二 型可微縮化分閘式快閃記憶細胞元結構及其無接點快閃記 憶陣列之接續圖二J的製程步驟及其剖面圖。 圖三A顯示位於該複數共源區（CSR )的每一個之内的該 對第一側邊牆介電墊層3 0 6a及該第一平面化氧化物層3 0 8a 及位於該複數可微縮化共汲區（SCDR)的每一個之内的該對 第四側邊牆介電墊層3 1 5a及該第二平面化氧化物層3 1 7a係 利用非等向乾式蝕刻法來回蝕，以去除該第一 /第四側邊 牆介電墊層3 0 6a/ 31 5a之彎曲部份；然後，位於該複數虛 擬閘區（V G R)的每一個之内的該對第三側邊牆介塾層3 1 3 a 係利用熱磷酸或非等向乾式蝕刻法來加予去除。 圖三B顯示一個平面化覆蓋導電層3 2 〇 a係填滿位於該 複數可微縮化分閘區（SSGR)的每一個之内的空隙；然後， 一個金屬層3 1 8係形成於所形成的結構表面之上。上述之 平面化覆蓋導電層3 2 0 a係由矽化鎢（WSi 2 )或鎮（w)所組成 且利用LPCVD法或濺鍍法來堆積。上述之金屬層3丨8係如圖

第17頁

1220570 五、發明說明（13) 二L所描述的相同製程步驟來形成。 圖三C顯示該金屬層3 1 8係利用一個第二罩幕光阻（p R 2 )步驟（未圖示）來成形，以形成複數金屬字線（WL) 3丨8a ; 然後’該平面化覆蓋導電層3 2 0 a、該可微縮化控制閘導電 層31 2c 、該閘間介電層3 0 3b 、該複晶矽氧化物層31 la及 - 該可微縮化漂浮閘層3 0 2b係藉由該第二罩幕光阻步驟（未 圖不）來循序地去除，以形成可微縮化複合控制閘導電島 32 0b/ 31 2d及可微縮化漂浮閘島3 0 2c;接著，以一個自動 對準的方式執行一個離子佈植的製程，佈植摻雜質於該複 數金屬字線（WL) 3 18a之間及位於該共源區（CSR)及該可微 + 細化共 >及區（S C D R )之間的半導體基板3 0 0表面部份來形成 該第一導電型的複數隔離離子佈植區3 1 9 a (未圖示）。比較 圖二L及圖三C可以清楚地看到，圖三C之位於該金屬字 線（WL) 3 18a與該共源/汲導電管線3 0 7d/ 3 0 7b、31 6d/ 3 1 6 b之間的雜散電容較小。 、 現請參見圖四，其中顯示本發明之該第一 /第二型可 微縮化分閘式快閃記憶細胞元結構及其無接點快閃記憶陣 _ 列的一個綜合頂視佈建圖。如圖四所示，複數共源導電管 線3 0 7(1/ 3 0 713及複數共汲導電管線316(1/3161)係交變地形 成且與複數金屬字線（WL)318 a互為垂直。上述之複數金屬 _ 字線（WL) 3 18a的每一個係與位於該可微縮化分閘區（SSGR) 之間的可微縮化控制閘導電島3 1 2 d或可微縮化複合控制閘 導電島3 2 0 b/ 3 1 2 d積體化連結，如虛線打X號所標示。上 述之共源導電管線3 0 7 d/ 3 0 7 b的每一個係形成於一對回餘

第18頁 1220570 五、發明說明（14) 第 側邊牆介電墊層3〇6|3(3〇6(：)的每一個之間的一個高摻 雜共源擴散區3 0 5b之上而該共汲導電管線31 6d/ 31 6b係形 f於一對回蝕第四側邊牆介電墊層31 5b (3 15c)之間的一個 ，換雜共汲擴散區3丨4b之上。複數隔離離子佈植區3 1 9a的 每一個如打X X X號所標示係形成於該複數金屬字線（WL) 3l8a及該複數共源/汲區（CS/ DR)之外的該半導體基板 3 〇 0之表面部份。

現請參見圖五A至圖五D及圖六A至圖六D，其中顯示本 發明之該第一 /第二型可微縮化分閘式快閃記憶細胞元結 構及其無接點快閃記憶陣列的各種不同剖面圖。圖四所標 示之沿著一個A-A，線的一個剖面圖係分別顯示於圖二L及 圖三C中；圖五A至圖五D顯示圖二L所示之簡要剖面圖而圖 六A至圖六D顯示圖三C所示之簡要剖面圖。

圖五A顯示圖四所標示之沿著一個D - D ’線的一個剖面 圖，其中一個共源導電管線3 0 7d/ 3 0 7b係形成於一個共源 擴散區3 0 5 a之内的一個高摻雜共源擴散區3 0 5 b之上；一 個回蝕第一平面化氧化物層3 0 8 b係形成於該共源導電管線 3 0 7d/ 3 0 7b之上以及複數金屬字線（WL) 3 18a係交變地形成 於該回蝕第一平面化氧化物層3 0 8 b之上。 圖五B顯不圖四所標不之沿者一個C - C ’線的一個剖面 圖，其中位於該漂浮閘區（FGR)的每一個之内的該金屬字 線3 1 8a 、該可微縮化控制閘導電島3 1 2d 、該閘間介電層 3 0 3 c及該可微縮化漂浮閘島3 0 2 c係同時藉由一個第二罩幕 光阻（PR2)步驟來成形；以及一個隔離離子佈植區31 9a係

第19頁 1220570 五、發明說明（15) 以一個自動對準的方式跨過該穿透介電層3 〇丨a佈植摻雜質 於相鄰金屬字線（WL ) 3 1 8 a之間的該半導體基板3 〇 〇之一個 表面部份。

圖五C顯示圖四所標示之沿著一個D_D，線的一個剖面 圖’其中位於該選擇閘區（SGR)的每一個之内的該金屬字 線（W L ) 3 1 8 a連同該可微縮化控制閘導電島3 1 2 d係同時藉由 該第二罩幕光阻（PR2)步驟來成形；一個離子佈植區31〇b 至少包含一個淺離子佈植區如一個虛線所標示以作為臨界 電壓的调整及一個/未離子佈植區如打X X X號所標示以形 成一個抵穿禁止區係形成於該選擇閘區（s G R)的每一個之 内的一個閘介電層3 1 1 d之下；以及如圖五B所描述之該隔 離離子佈植區3 1 9 a係形成於相鄰金屬字線（w L ) 3丨8 a之間的 該半導體基板3 0 0的一個表面部份。

圖五D顯示圖四所標示之沿著一個E _ E，線的一個剖面 圖，其中一個共汲導電管線31 6d/3 16b係形成於一個共汲 擴散區3 1 4 a之内的一個咼摻雜共汲擴散區3 1 4 b之上；一 個回餘第二平面化氧化物層3 1 7b係形成於該共汲導電管線 3 1 6 d/ 3 1 6 b之上；以及複數金屬字線（w L ) 3丨8 a係交變地形 成於該回餘第二平面化氧化物層3 1 7 b之上。 圖六A顯示圖四所標示之沿著一個B — B，線的一個剖面 圖，其中圖五A之内的該回蝕第一平面化氧化物層3 〇 8b係 由一個較厚的回#第一平面化氧化物層3 〇 8 c所取代。 圖六B顯示圖四所標示之沿著一個c _ c，線的一個剖面 圖，其中圖五B之内的該可微縮化控制閘導電島3 1 2d係覆

第20頁 1220570 五、發明說明（16) 蓋有一個平面化覆蓋導電島32〇b。 圖六C顯示圖四所標示之沿著一個D — D，線的一個剖面 圖，其中圖五C之内的該可微縮化控制閘導電島3 1 2 d係覆 蓋有一個平面化覆蓋導電島32〇b。 圖六D顯示圖四所標示之沿著一個E _ E，線的一個剖面 圖，其中圖五D之内的該回蝕第二平面化氧化物層3 1 7 b係 由一個較厚的回蝕第二平面化氧化物層3丨7c所取代。 圖七顯示本發明之該第一 /第二可微縮化分閘式快閃 記憶細胞元結構及其無接點快閃記憶陣列的一個簡要電路 代表圖，其中複數共源導電管線（BL1 )3〇7d/ 3 0 7b及複數 共沒導電管線（BL2 )31 6d/ 316b係交變地形成；複數第一 /第二型可微縮化分閘式快閃記憶細胞元（2 0 1〜2 2 5 )係形 成於相鄰共源導電管線（BL 1 ) 3 0 7d/ 3 0 7b及共汲導電管線 (BL2)316d/ 316b之間以及複數金屬字線（WL)318a係與該 複數共源/汲導電管線（BL1及BL2 ) 3 0 7d/ 3 0 7b 、316d/ 3 1 6 b互為垂直而該複數金屬字線（WL ) 3 1 8 a的每一個係與每 一列之内的該可微縮化控制閘導電島3 1 2 d或該可微縮化複 合控制閘導電島3 2 0b/ 31 2d積體化連結。 這裡值得強調的是，本發明之兩種無接點快閃記憶陣 列所述之隔離離子佈植區3 1 9 a可以利用淺凹槽隔離（ST I) 區的形成來加予取代且該第一導電型的該半導體基板300 可以是一個該第一導電型的擴散井（we 1 1 )形成於該第二導 電型的擴散井之内。 基於此，本發明之該第一 /第二型可微縮化分閘式快 1220570 五、發明說明（17) 閃記憶細胞元結構及其無接點快閃記憶陣列的特色及優點 可以歸納如下： (a )本發明之該可微縮化分閘式快閃記憶細胞元結構利用 侧邊牆塾層技術提供一個可微縮化細胞元尺寸等於或小於 4F2 ° (b) 本發明之該可微縮化分閘式快閃記憶細胞元結構提供 一個可微縮化漂浮閘島藉由中間通道熱電子注入法（MCHE I )來提升寫入的效率及降低寫入的功率。 (c) 本發明之該可微縮化分閘式快閃記憶細胞元結構及其 無接點快閃記憶陣列係以一個自動對準的方式比先前技術 需要較少的罩幕光阻步驟來製造。 (d) 本發明之該可微縮化分閘式快閃記憶細胞元結構及其 無接點快閃記憶陣列提供該複數金屬字線的每一個之金屬 層與該可微縮化控制閘導電島或該可微縮化複合控制閘導 電島積體化連結來大幅降低字線電阻。 (e) 本發明之兩種無接點快閃記憶陣列提供該埋層共源/ 汲擴散位元線的每一個之一個高導電管線來大幅降低微縮 化源/汲接面深度的位元線電阻。

第22頁 1220570 圖式簡單說明 3 1 2 c可微縮化控制閘導電層3 1 2 d可微縮化控制閘導電島 313a第三側邊牆介電墊層 314a共汲擴散區 3 1 4 b高摻雜共沒擴散區 3 1 5 a第四側邊牆介電墊層 3 1 5 b/ 3 1 5 c回钱第四側邊牆介電塾層 3 16d/ 316b共汲導電管線 3 1 7a第二平面化氧化物層 3 1 7b/ 317c回钱第二平面化氧化物層 318 金屬層 318a金屬字線 319a隔離離子佈植區 320a平面化覆蓋導電層 <1 320b平面化覆蓋導電島

第25頁

Claims (1)

1220570 六、申請專利範圍 1. 一種可微縮化分閘式快閃記憶細胞 個半導體基 形成於該半 一種第一導電型的 個可微縮化 可微縮化分 之間； 可微縮化分 分閘區 閘區係 上述之 共汲區 該 島具有其第一部份形成於一個可微縮 其第二 上述之 部表面 係形成 部份形成於 可微縮化漂 之上及一個 於一個穿透 該 共源區藉由 一種第二導電型的 摻雜質於該 可微縮化共 式佈植 該 擴散區藉由一個自 板的一 並與該 金屬字 可微縮 形；以 兩 源區及 個表面部份 個金屬字線 共源區及該 線、該可微 化漂浮閘島 及 個細胞元隔 該可微縮化 元結構，至少包含： 板， 導體基板之上，其中 介於一個共源區及一個可微縮化 閘區至少包含一個 一個閘 浮閘島 複晶碎 介電 具有 氧化 層的一 一個閘 物層形 介電層的一部份表 罩幕光阻 一個第 一個共 半導體 汲區至 動對準 可微縮化 化漂浮閘 部份表面 間介電層 成於其内 面之上； 步驟來定 源擴散區藉由一個自 基板的一個 少包含該第 的方式佈植 與該可 可微縮 縮化控 係同時藉由一個第 微縮化控制 化共汲區互 制閘導電島 控制閘導電 島之上方及 之上，其中 形成於其頂 側邊牆之上 義至少包含 動對準的方 表面部份； 二導電型的一個共汲 摻雜質於該半導體基 離區形 共汲區 成於該金屬 之間的該半 閘導電島積體化連結 為垂直，其中上述之 、該閘間介電層及該 二罩幕光阻步驟來成 字線之外且位於該共 導體基板之表面部份

第26頁 1220570 六、申請專利範圍 2. 如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之共源區進一步至少包含一對回钱 第一側邊牆介電墊層形成於鄰近可微縮化分閘區的側邊牆 之上且置於該穿透介電層的一部份表面之上、一個共源導 電層形成於該對回蝕第一側邊牆介電墊層之間且置於形成 於該共源擴散區之内的一個高摻雜共源擴散區之上以及一 個回蝕第一平面化氧化物層形成於該對回蝕第一側邊牆介 電墊層之間且置於該共源導電層之上。 3. 如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之可微縮化共汲區進一步包含一對 回I虫第四侧邊牆介電墊層形成於鄰近可微縮化分閘區的側 邊牆之上且置於該閘介電層的一部份表面之上、一個共汲 導電層形成於該對回蝕第四側邊牆介電墊層之間且置於形 成於該共汲擴散區之内的一個高摻雜共汲擴散區之上以及 一個回餘第二平面化氧化物層形成於該對回姓第四側邊牆 介電墊層之間且置於該共汲導電層之上。 4. 如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之可微縮化漂浮閘島藉由形成於該 共源區的一個側邊牆之上的一個第二側邊牆介電墊層來定 義至少包含一個摻雜複晶矽或摻雜非晶矽島。

第27頁 1220570 六、申請專利範圍 5.如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之可微縮化控制閘導電島藉由形成 於該共源區的一個側邊牆之上的一個第三側邊牆介電墊層 來定義至少包含一個摻雜複晶石夕島或一個摻雜複晶石夕島覆 蓋有一個鶴（W )島或一個石夕化嫣（W S i 2)島。 第 圍 範 利 專 請 申 如 6 構 結 元 胞 細 意高 記個 閃一 快含 式包 閘少 分至 化區 縮散 微擴 可汲 之\ 述源 所共 項之 IX 述 上 中 其 區 散 擴 雜 摻 淡 個1 於 成 形 區 散 擴 摻 高 個1 或 區 散 擴。 雜内 摻之 7. 如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之金屬字線至少包含一個金屬層形 成於一個障礙金屬層之上而該金屬層至少包含鋁（A1)、銅 (Cu)或鎢（W)。 8. 如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之第一導電型的一個離子佈植區至 少包含一個淺離子佈植區以作為臨界電壓的調整及一個深 離子佈植區以作為抵穿禁止區係形成於位於該可微縮化分 閘區之内的該閘介電層之下的該半導體基板之一個表面部 份。

第28頁 1220570 六、申請專利範圍 9.如申請專利範圍第1項所述之可微縮化分閘式快閃記憶 細胞元結構，其中上述之細胞元隔離區至少包含該第一導 電型的一個隔離離子佈植區或一個淺凹槽隔離（ST I )區。 至少包含： 之上，其中 個可微縮化 控制閘導電 島之上方及 之上，其中 形成於其頂 側邊牆之上 義至少包含 動對準的方 、一對回# 區的側邊牆 一個共源導 且置於形成 之上以及一 一側邊牆介 1 0. —種可微縮化分閘式快閃記憶細胞元結構： 一種第一導電型的一個半導體基板； 一個可微縮化分閘區形成於該半導體基板 上述之可微縮化分閘區係介於一個共源區及一 共汲區之間； 該可微縮化分閘區至少包含一個可微縮化 島具有其第一部份形成於一個可微縮化漂浮閘 其第二部份形成於一個閘介電層的一部份表面 上述之可微縮化漂浮閘島具有一個閘間介電層 部表面之上及一個複晶矽氧化物層形成於其内 係形成於一個穿透介電層的一部份表面之^ L ; 該共源區藉由一個第一罩幕光阻步驟來定 一種第二導電型的一個共源擴散區藉由一個自 式佈植摻雜質於該半導體基板的一個表面部份 第一側邊牆介電墊層形成於鄰近可微縮化分閘 之上且置於該穿透介電層的一部份表面之上、 電層形成於該對回蝕第一側邊牆介電墊層之間 於該共源擴散區之内的一個高摻雜共源擴散區 個回蝕第一平面化氧化物層形成於該對回蝕第 電墊層之間且置於該共源導電層之上；

第29頁 1220570 六、申請專利範圍 該可微縮化共 擴散區藉由一個自 板的一個表面部份 縮化分閘 汲區至 動對準 、一對 鄰近可微 部份表面 牆介電墊 摻雜共汲 成於該對 層之上； 一個 並與該共 金屬字線 可微縮化 形；以及 兩個 源區及該 之上、一 層之間且 擴散區之 回蝕第四 金屬字線 源區及該 、該可微 漂浮閘島 細胞元隔 可微縮化 少包含該第 的方式佈植 回#第四側 邊牆之上且 導電層形成 成於該共汲 區的4貝1J 個共汲 置於形 上以及 側邊牆介電墊層之 個回蝕第 微縮化控制 化共汲區互 制閘導電島 與該可 可微縮 縮化控 係同時藉由一個第 離區形 共汲區 成於該金屬 之間的該半 二導電型的一個共汲 摻雜質於該半導體基 邊牆介電墊層形成於 置於該閘介電層的一 於該對回蝕第四側邊 擴散區之内的一個高 二平面化氧化物層形 間且置於該共〉及導電 閘導電島積體化連結 為垂直，其中上述之 、該閘間介電層及該 二罩幕光阻步驟來成 字線之外且位於該共 導體基板之表面部份 1 1.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記 憶細胞元結構，其中上述之可微縮化漂浮閘島藉由形成於 該共源區的一個側邊牆之上的一個第二側邊牆介電墊層來 定義至少包含一個摻雜複晶矽或摻雜非晶矽島。 1 2.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記

第30頁 1220570 六、申請專利範圍 憶細胞元結構，其中上述之該可微縮化控制閘導電島藉由 形成於該共源區的一個侧邊牆之上的一個第三側邊牆介電 墊層來定義至少包含一個換雜複晶石夕島或一個換雜複晶石夕 島覆蓋有一個鎢（W)島或一個矽化鎢（WSi 2)島。 1 3.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記 憶細胞元結構，其中上述之共源/汲擴散區至少包含一個 高摻雜擴散區或一個高摻雜擴散區形成於一個淡摻雜擴散 區之内而該共源/汲導電層至少包含一個高摻雜複晶矽層 覆蓋有一個矽化鎢（WSi 2)或鎢（W)層。 1 4.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記 憶細胞元結構，其中上述之金屬字線至少包含一個金屬層 形成於一個障礙金屬層之上而該金屬層至少包含铭（A1)、 銅（Cu)或鎢（W)。 1 5.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記 憶細胞元結構，其中上述之第一導電型的一個離子佈植區 至少包含一個淺離子佈植區以作為臨界電壓的調整及一個 深離子佈植區以作為抵穿禁止區係形成於位於該可微縮化 分閘區之内的該閘介電層之下的該半導體基板之一個表面 部份。 1 6.如申請專利範圍第1 0項所述之可微縮化分閘式快閃記

第31頁 1220570 六、申請專利範圍 憶細胞元結構，其中上述之細胞元隔離區至少包含該第一 導電型的一個隔離離子佈植區或一個淺凹槽隔離（ST I )區 1 7. —種無接點快閃記憶陣列 一種第一導電型的一個半 複數共 導體基板之 共源區的每 該複數 個共源擴散 至少包含： 導體基板； 源區及複數可微縮化共汲區交變 上，其中一個可微縮化分閘區係 一個及其鄰近可微縮化共汲區之 於該半 該複數 共源區的 區形成於 回餘第一側邊牆介電 邊牆之上且 共源導電管 置於形成於 雜共源擴散 於該對回蝕 線之上； 該複數 該半導體 墊層形成 置於一個穿透介電 線形成於 該共源擴 每一個至少包含一種第 基板的一個表 於鄰近可微縮 層的一部份表 第一側邊牆介 該對回I虫 散區之内的該第二導電型的 地形成 形成於 間； 二導電 面部份 化分閘區的側 面之上 電墊層 型的一 、一對 個 區之上以及一對回钱第一平面化氧化物 第一側邊牆介電墊層之間且置於該共源 之間且 個高摻 層形成 導電管 每一個至少包含該第二導電 半導體基板的一個表面部份 層形成於鄰近可微縮化分閘 介電層的一部份表面之上、 回蝕第四側邊牆介電墊層之 之内的該第二導電型的一個 共汲區的 形成於該 牆介電墊 可微縮化 汲擴散區 第四側邊 區的側邊牆之上且置於一個閘 一個共汲導電管線形 間且置於形成於該共 型的一個共 、一對回I虫 成於該對 沒擴散區

第32頁 1220570 閘間介電 形成於其 面之上； 複數 區互為垂 控制閘導 可微縮化 閘島係藉 複數 源區及該 部份。 區之上以及一個回蝕第 第四側邊牆介電墊層之 分閘區的每一個至少包 地形成並具有該可微縮 成於一個可微縮化漂浮 島的一個第二部份形成 ，其中上述之可微縮化 於其頂部表面之上及一 牆之上係形成於該穿透 線與該複數共源區及該 有該複數金屬字線的每 體化連結，其中上述之 導電島、該閘間介電層 罩幕光阻的步驟來同時 隔離區形成於該複數金 微縮化共汲區之外的該 六、申請專利範圍 南換雜共 >及擴散 形成於該對回# 電管線之上； 該可微縮化 制閘導電島交變 一個第一部份形 微縮化控閘導電 部份表面之上 層形成 内側邊 金屬字 直並具 電島積 控制閘 由一個 細胞元 複數可 二平面化氧化物層 間且置於該共汲導 含複數可微縮化控 化控制閘導電島的 閘島的上方及該可 於一個閘介電層之 漂浮閘島具有一個 個複晶矽氧化物層 介電層的一部份表 複數可微縮化共汲 一個與該可微縮化 複數金屬字線、該 及該可微縮化漂浮 成形；以及 屬字線、該複數共 半導體基板之表面 1 8.如申請專利範圍第1 7項所述之無接點快閃記憶陣列， 其中位於該可微縮化分閘區的每一個之内的該複數可微縮 化漂浮閘島藉由形成於該共源區的一個側邊牆之上的一個 第二側邊電墊層來定義至少包含摻雜複晶矽或摻雜非晶矽

第33頁 1220570 六、申請專利範圍 島而位於該可微縮化分閘區的每一個之内的該複數可微縮 化控制閘導電島藉由形成於該共源區的一個側邊牆之上的 一個第三側邊牆介電墊層來定義至少包含複數摻雜複晶矽 島或複數摻雜複晶石夕島覆蓋有複數鶴（W )或石夕化鶬（W S i 2) 島。 1 9.如申請專利範圍第1 7項所述之無接點快閃記憶陣列， 其中上述之複數細胞元隔離區的每一個至少包含該第一導 電型的一個隔離離子佈植區或一個淺凹槽隔離（ST I )區而 該第一導電型的一個離子佈植區至少包含一個淺離子佈植 區以作為臨界電壓的調整及一個深離子佈植區以形成一個 抵穿禁止區係形成於該可微縮化控制閘導電島之該第二部 份之下的該半導體基板之一個表面部份。 2 0 ·如申請專利範圍第1 7項所述之無接點快閃記憶陣列， 其中上述之複數共源/汲擴散區的每一個至少包含一個高 摻雜擴散區或一個高摻雜擴散區形成於一個淡摻雜擴散區 之内而該複數共源/汲導電管線的每一個至少包含一個高 摻雜複晶矽層或一個高摻雜複晶矽層覆蓋有一個鎢（W )或 矽化鎢（WSi 2)層。