TW584927B

TW584927B - Test wafer and method for investigating electrostatic discharge induced wafer defects

Info

Publication number: TW584927B
Application number: TW092101141A
Authority: TW
Inventors: Andreas Englisch
Original assignee: Dupont Photomasks Inc
Priority date: 2002-02-08
Filing date: 2003-01-20
Publication date: 2004-04-21
Also published as: AU2003244367A1; US6660540B2; JP2005517297A; US20020076840A1; TW200303060A; WO2003067651A1; CN1628382A

Description

584927 玖、發明說明【發明所屬之技術領域】發明領域本發明概括有關於半導體製造領域，更特定言之，有 5關於一種用於監測靜電放電所引起之晶圓缺陷的測試晶圓及方法。 I[先前技術3 發明背景過去數年來由於諸如膝上型電腦、手持式電腦、個人 10資料助理（PDA)及全球電話等電子裝置的發展，已經益加而要更小的半導體積體電路（IC)及相關的電子組件。為了付σ此而求’製造商已發展數種技術來降低電子組件的整體大小與尺寸。具體言之，其中部份技術係針對於具有更小且更密集電子組件之電路幾何結構。複雜半導體70件的製造係具有包括沉積、檢驗、光微 ?/蝕幻及測w式等一系列的程序，在光微影程序期間，半導體製造商使用光罩將電路的影像複製在半導體晶圓上，、/罩包括if a月的基材，此基材具有沉積在一表面上之圖案化的金屬層（譬如鉻），此圖案化的金屬層包含電 2〇路的微影像-亦稱為光罩的幾何結構。生理想上，圖案化程序係在晶圓上生成所需要的電路之粕萑设本’但幾何結構的品質具有數項影響因素且其中包何各項私性荟數，晶圓上生成之幾何結構的品質以及構成幾何結構的各層之電性參數係決定了電子電路的品質 5 584927 玖、發明說明。由於設計規則已經趨向更小且更密集的Ic元件，幾何結構的整合度以及相關電性參數已經變得益加重要。幾何結構劣化的一項關鍵原因係為靜電放電（esd)，當-力量造成半導體晶圓上的導電特性之間的放電不平衡 5時則生成ESD。對於半導體而言，㈣的效應係包括㈣噴濺及材料移徙，這些效應的發生會導致從已劣化的半導體晶圓生成之1C元件無法運作，因此仍希望識別出問題晶圓及潛在的ESD來源。但不幸地，由於生成大尺度^元件時需要大量的處理步驟，常很難在完整的製造程序全程中識別及監測ESD效應、，當半導體製造處理步驟的清單中包括晶圓製造、處理、儲存及清潔時將尤其困難。一種習知用於測試晶圓上的ESD損害之方法係為功能測試，一半導體晶圓上的ESD損害一般係侵襲一 IC元件中單一電晶體的功能，在製造程序終點利用半導體晶 U成的電路來進行對於ESD損害之功能測試，採用電性測^ 來測試電路通路以決定可能的ESD損害。但是，功能測試因為使用一完成的半導體，故可回溯識別出潛在的咖效應。 "雖然缺陷檢驗係為另一種習知的測試方法，此技術通常較強調用於在晶圓上生成影像之光罩，缺陷檢驗可能包括晶粒對晶粒的檢驗或晶圓對資料庫的檢驗，不論為其中任一方式，皆將一實際光罩幾何結構與一理想的光罩幾何形狀進行比對，識別出實際與理想之間的差異並判定缺陷的嚴重性。一般而言，檢驗可能包括已經在一光微影程序 6 玖、發明說明期間生成或可能在—㈣步驟後出現之不同阻抗結構的效能檢查。此檢驗技㈣為係識別受損後帶线陷的晶粒所以亦具有回湖性。並且，因為半導體IC上可能包含不同的電性圖案化層數之因素，故此方法難以施用至晶圓。並且 ’此檢驗方法係需要能夠比對實際幾何結構與理想幾何結構之昂貴裝置。另種檢驗方法包括在半導體製造程序期間對於各步

驟絲電場強度測量，此方法至少因為兩種原因而具有問題第工員原因在於電場強度測量並非ESD測量，電場強 10度只是ESD電位的指標，第二項原因在於此測量只是與一特定私序相關之ESD電位的指;f票，在特定程序期間所引起的ESD效應可能只是典型晶圓所遭遇到的總則效應之一部份。【發明内容】 15 發明概要

根據本發明的原理，已經大致降低或消除測試及調查月爭電放電（ESD)所引起之晶圓缺陷之相關缺點與問題，一特定實施例中揭露一種用於調查ESD所引起的晶圓缺陷之方法’其中包括使用一 ESD敏感性危險尺度幾何結構來分 2〇 γ. 祈一測試晶圓以識別及評估與一半導體製造程序相關之靜電放電效應的嚴重性。根據本發明的一實施例，一種用於調查ESD所引起的晶圓缺陷之方法係包括使一包括一 ESD敏感性危險尺度幾何結構的測試晶圓暴露於一半導體製造程序，以及利用危 7 玖、發明說明險尺度幾何結構來分析測試晶圓以識別及評估與製造程序

相關之E S D效應的嚴曹扯 Ay a T\ /-L 〜W厩$ l'生。包含一 ESD敏感性幾何結構的測試晶圓係暴露於一或多項半導體製造程序，測試晶圓在暴露過後可能利用危險尺度幾何結構加以分析以在幾何結構若因暴露而有任何劣化的情形下決定出發生多少劣化根據本發明的另-實施例，一種用於監測ESD效應的厭重性之方法係包括使一具有一 ESD敏感性危險尺度幾何結構的測試晶圓接觸-件半導體製造設備，此晶圓隨後可自该件半導體製造設備移除，晶圓上的ESD敏感性幾何結 10 構利用危險尺度幾何結構加以分析以在幾何結構若因接觸半導體製造設備而有任何劣化的情形下決定出劣化的嚴重性。根據本發明的另一實施例，一用於調查ESD所引起的晶圓缺陷之裝置係包括一晶圓，此晶圓包括用於界定一危 15險尺度的複數個測試模組，複數個測試模組係包括形成於由具有足以引起esd效應的表面積之體部所界定的晶圓上之ESD敏感性幾何結構，此幾何結構可包括一線及配置於體部之間的一間隙。在一特定實施例中，此裝置可由一串列的測試模組所形成且其配置可使得與一第一模組相 20關的線朝向與一第二模組相關的體部而延伸。本發明的特定實施例之重要技術性優點係包括形成於一測試晶圓上之一ESD敏感性幾何結構，ESD敏感性幾何結構係包括一足以引起一 ESD效應之體部特性且其中具有朝向一第一體部特性延伸之線以及一形成於線與第二體 8 584927 玖、發明說明部之間之間隙，ESD敏感性幾何結構可允許測試晶圓在暴路於、口定製造程序或製造裝置的一或多次循環中顯現出 ESD效應。本發明特定實施例的另一重要技術性優點係包括與半 5導體製造程序中一或多項設計規則相對應之一種_敏感性幾何結構，設計規則係設定了用於生成1C元件的電路之最小允許特性尺寸。藉由ESD敏感性幾何結構能夠與多重設計規則產生關聯，製造商可以快速決定出對於製造⑴元件的既有製造工具一貫地使用何種設計規則。 1〇本發明特定實施例的另一技術性優點係包括一 ESD危險尺度幾何結構，其可允許使用者識別、監測及評估半導體製造程序中的單一處理步驟（譬如光微影、清潔等）。或者，使用者可對於累積性ESD效應識別、監測及評估整體半導體製造程序及相關的晶圓處理程序。因此使用者可快 15速地熾別出半導體製造程序中之ESD問題區域。本發明的各實施例中可能出現所有、部份或毫無上述的技術性優點，熟悉此技藝者易從下述圖式、描述與申請專利範圍得知其他技術性優點。圖式簡單說明〇可芩知、附圖及下文描述獲知本發明的更完整暸解及優點’圖中類似的編號代表類似的特性，其中·· 第A圖顯示根據本發明原理之一種用於監測及評估靜電放兒效應的嚴重性之裝置的一實施例的立體圖；第1B及1C圖顯示根據本發明原理之一種用於監測及 9 584927 砍、發明說明評估靜電放電效應的嚴重性之裝置的一實施例的放大立體圖；第2圖顯不根據本發明原理之一種用於監測及評估靜電放電效應之裝置的另一實施例的俯視圖； 5 第3圖顯示根據本發明原理之一種用於識別一半導體製造程序中靜電放電效應的潛在來源之方法的流程圖；第4A、4B及4C圖對於一採用本發明原理之裝置的一實施例之不同程度的靜電放電效應之檢驗結果。 I：實施方式]I 10 較佳實施例之詳細說明可參照第1至4圖清楚地瞭解本發明的較佳實施例及其優點，其中利用類❿的編號來代表類似及對應的元件。 15 20 第ΙΑ、IB、1C圖顯示一種用於監測及評估靜電放電 (ESD)效應的嚴重性之裝置__實施例之立㈣，圖示實施例中，裝置H)為-半導體晶圓，裝置1〇可屬於任何不同的半導體晶圓類型且包括但不限於:單側或雙側抛光晶圓、1仙对晶圓、黏結晶圓、摻質晶圓、石夕鎵晶圓或適用於半導體程序的任何其他類型的晶圓。裝置ι〇包括主動區域15及基材12，基材12可由包括但不限於石英、石夕或石夕鎵等材料製成’主動區域15通常由一諸如鋼、紹等傳導性金屬層或任何其他傳導性材料形成。一替代性實施例中 ’傳導性金屬層藉由-絕緣層與基材12或先前沉積在晶圓上的其他傳導層隔離。特定實施财，咖敏感性幾何結構16係從放在基 10 584927 玖、發明說明材12上的傳導層形成於裝置⑺上，如第a圖所示，eSd敏感性幾何結構16可以數種方式形成於裝置1〇上，譬如， ESD敏感性幾何結構16可在主動區域15内蝕刻入一傳導層中或疋放置在非主動區域中諸如靠近位於切割線中的一對 5 準標記（未明顯圖示）處。另一實施例中，裝置10包括一 ESD測試晶圓且在此晶圓上形成有ESD敏感性幾何結構16，譬如，ESD測試晶圓可能係為浩亞（H〇ya)公司製造之石英覆鉻晶圓（chr〇me⑽ quartz)、或為塗覆有一隔離用氧化物層以及氧化物層上所 1〇形成的一結構化金屬層之矽晶圓。ESD測試晶圓可作為專用的測試及診斷晶圓，ESD敏感性幾何結構丨6 一般係為 ESD測試晶圓上所形成的唯一特性。 ESD敏感性幾何結構16可能包括形成於裝置1〇的一表面上之測試模組圖案18及邊界14，如第lc圖所示，測試模 15組圖案18係包括體部20及20a、邊界體部％、線22及22&及間隙24及24a，應注意邊界體部26係包含邊界14的一部份，可能改變測試模組圖案18的數量、組態及尺寸以監測、評估及度量ESD及ESD效應。雖然一具有ESD敏感性幾何結構16的測試晶圓可能具 20有各種尺寸，裝置10所代表的實施例係為—包括職模組串列28的圓形測試晶圓。如第1B圖所示，測試模組串列以可能包括一串列或五串列，第2圖更清楚地顯示一示範性五串列群組29’雖然第1Α、ιΒ、⑴及]圖顯示單個的五串列群組29,位於一群組内的串列數及位於—晶圓上的群組 11 584927 玫、發明說明數亦可改變。除了改變群組數及/或一群組内的串列數之外，亦可改變一測試模組（諸如測試模組圖案丨8中所描述的元件）的尺寸，譬如，體部20可能為一具有約25〇微米仏叫以兄微 5米尺寸的概王正方形結構，線22可約有40微米長度及約 0.25微米寬度，且線22與體部2〇a之間距離所界定的間隙以可能約有0.25微米的寬度，可改變所有上述尺寸藉以對於一給定的半導體製造程序及所f要的設計規則改善esd測試。 10 應注意單個測試晶圓可能包括有測試模組圖案18的多種狀況，且測試模組圖案18的各種狀況可具有不同尺寸的體部20、線22及間隙24。可藉由將測試模組圖案18端點放置在另一測試模組圖案丨8的旁邊來形成測試模組串列Μ , 賞際上，測試模組串列28對於ESD效應可能比單獨存在的 15單一測試模組圖案Η更為敏感，因此可能希望生成一群組的測試模組串列且此群組包括從邊界14延伸的五到二十五種狀況的模組串列28。一實施例中，測試模組串列“可能對於各測試模组圖案丨8形成有一固定的間隙24尺寸。一替代性實施例中，間隙24尺寸係隨著各測試模組圖案18而改 20變以形成測試模組串列28。因為單一的測試晶圓可包括數種狀況的測試模組串列 2 8或甚至數群組的測試模組串列2 8，所以可改變測試模紐串列28之間及/或之内的體部2〇、線22及間隙以尺寸以對於一半導體製造程序提供專用的ESD測試。一實施例中， 12 584927 玖、發明說明 ESD敏感性幾何結構16中可包含六套的五串列群組29，且各測試模組串列28包括二十五個測試模組圖案18。第2圖顯示用於監測及評估ESD嚴重性之裝置1〇的另 -貫施例之俯視圖，位於五串列群組29中之測試模組串列 5 28的各狀況可能大致相同，藉以對於ESD事件提供多重位置。此外，這些相同的串列群組可能提供統計學上相關的結果以預測及監測ESD效應。亚且，如第ic圖所示，測試模組圖案18的分佈可能覆蓋住測試表面的所有部份，若測試模組圖案18覆蓋住一測 1〇試表㈣所有部份，則可彼此獨立地測試晶圓上的數個位置’藉以譬如容許測試光微影工具上的各別接地塾或任何八他的局ESD文異。可能藉由使—狀況的測試模組串列 28約與另-狀況的測試模組串列28隔開約—公厘來改善接地墊測試之精確度。 15 藉由多套的測試模組串列2 8亦可允許同時監測及評估數個可能的ESD事件，藉由在形成五串列群組29的測試模組串列28狀況之間改變間隙24及/或線22尺寸，可能界定出電路特性的臨界尺寸及相關的設計規則。由於包括0.15 微米、〇·20微米、〇·25微米、〇.3〇微米'0.40微米的間隙24 尺寸及使用0.25微米的線22寬度，半導體製造商能夠測試製造程序藉以決定出製造商可利用既有工具藉由何種設計規則有地衣。右測試晶圓指示出在微米的間隙Μ 見度及0.25M米的線22見度之部位發生故障，則製造商可預測-相關的設計規則（諸如〇·15微米）可能受到HD且可 13 584927 玖、發明說明能無法利用既有X具或程序加以製造。反之，若測試晶圓指示出在0.25微米的間隙24寬度及〇25微米的線^寬度之部位並無故障，則製造商可以一相關的設計規則（諸如〇25 微米）製造而不受到測試晶圓指示的ESD效應所損害。 10 15 決定-測試晶圓是否指示出故障之過程可能係包含兩主要步驟：⑴使測試晶圓暴露於—包括將測試晶圓加以處理、清潔、儲存或接地等《電荷引發事件或工具；及⑺分析測試晶圓以決定幾何結構劣化的嚴重性，其亦指示出任何ESD效應的嚴重性。暴露步驟可包括暴露於單_事件或工具、或者暴露於一系列的事件及/或工具。分析步驟可能包括使用一顯微鏡，利用顯微鏡可以較低成本快速地決定出用於指示ESD效應嚴重性的結果，但此分析很可能由人貞湘顯微鏡進行而因為人為錯誤導致精確度及主觀方面的問題。另_實施财，esd效應的分析可能由-檢驗測試進行，此檢驗測試可能係為用於指示測試圖案與構成賴®f幾何結構的材料之間的光學行為是異之自動化測試程序，檢驗測料如可能由諸如顯微鏡 (譬如掃描電子㈣鏡或原子力顯微鏡）等光學檢驗裝置進行0 20 n析步驟可能包括在製造程序全程中於晶圓上姓刻一額外狀況的模組圖案18，藉由添加更多esd敏感性幾何結構16特性，-分析技術可提供關於製造程序的高⑽ 問題區域之資訊。此外，一分析技術可能包括比對測試模組圖案U以顯示製造程序全程中之ESD的累積效應。 14 584927 玖、發明說明第3圖顯示一種用於識別半導體製造程序中潛在ESD 來源的方法之流程圖，一種典型的半導體製造程序可能包括晶圓製造步驟' 光微影步驟及ic元件製造步驟，與晶圓製造、光微影褒置及]^元件相關的許多步驟係為潛在的 5 ESD來源因此亦為光罩幾何結構劣化的潛在因素。在步驟30中，當在光微影程序前製備及儲存晶圓時係存在-潛在的ESD來源，晶圓上雖然缺乏結構或幾何結構，但在晶圓本身上可能發展出-電位。藉由將-具有ESD 敏感性幾何結構16的測試晶圓與其他晶圓放置在一起，在 10步驟3 1中可檢驗測試晶圓以偵測儲存及處理晶圓期間之 ESD電位。測試晶圓可包括—只具有形成於晶圓上的则幾何結構之晶圓（亦即ESD測試晶圓）、或一具有形成於晶圓上的電路圖案及ESD幾何結構之生產晶圓。步驟32中阳將晶圓裝載進入-圖案化程序藉以在晶圓上形成電路圖案丨5，此程序可能包含數項處理階段且有關於不同類型的設備，諸如光微影玉具及裝置且包括晶圓的接地。各上述處理 I1白段可單獨或合併生成可能損傷晶圓之ESd電位。在步驟33中，可將測試晶圓從光微影工具或用於檢驗以偵測及識別任何ESD效應之裳置加以移除。一旦晶圓裝 20載進入&置或工具，晶圓將於步驟％中電性圖案成像在晶圓上的期間經歷高的ESD電位。在步驟35中，可將特定的測試晶圓從光微影工具或裝置移除加以檢驗。步驟财，光微影工具係持續將圖案射在晶圓上（譬如一步進機移動至晶圓上的-新位置）、或是完成此圖案化層而繼續將 15 584927 玖、發明說明曰曰圓顯衫。但如果晶圓已經完成此層的圖案化，則晶圓需進行顯影。在晶圓顯影之前，測試晶圓可能在步驟37中檢驗累積性與個體性ESD效應。步驟38中，將晶圓顯影以顯現電性 5圖案；餘刻以在傳導性金屬層中形成圖案；然後剝離以移除剩餘的光阻層。雖然上述各程序可能包括可使晶圓暴露於ESD效應的不同操作階段及多種設備或工具，測試晶圓可能在各程序後或在後續的剝離程序後加以檢驗以在步驟 39中價測ESD效應的累積可能性。因為晶圓的顯影及钱刻 1〇係將電性通路轉換成傳㈣，故可能存在ESD電位。餘刻後，可在-剝離程序中從晶圓移除剩餘的光阻層，因為此私序可能包括數項步驟所以可為ESD的另一來源。步驟40中，一電性圖案已經形成於晶圓上且晶圓回到 Μ圖案化程序進行額外其他層的工作或者繼續前往步驟44。 15若晶圓返回進行額外的目案層工作，則步驟42中將一新的專‘層及光阻層放置在晶圓上的既有圖案上方，因為添加這些層而包括各項處理步驟以及裝載入不同工具或裝置中在v驟43中可檢驗測試晶圓以偵測esd的可能性，晶圓 ◦ τ回乂驟32的圖案化程序。但是，若晶圓上的電性圖案 ^ =經完成，則在步驟44中從圖案化程序移除晶8]，因此在晶圓從一光微影工具移除時可能觀察到許多⑽效應，移除晶圓之步驟係包括促進ESD發生之處理（handUing)步驟 :有時候’人員的處理工作未必會釋放出湖，若光微影裝置使晶圓不當地接地（譬如接地墊未發揮正常功能），則 16 584927 玫、發明說明會在無人體接觸情形下發生Esd。一完成的晶圓可能係包含需要從晶圓分離以供測試的數個1C晶片’步驟45中將各別的IC晶片加以分離、檢驗及預備進行測試，因為將1(：晶片分離時導致的處理及實體接 5觸，可在分離之後檢驗晶圓以在分離期間或整體程序中偵測ESD電位。在步驟46中測試各別IC晶片的功能，通過此測試的1C晶片可繼續前往步驟48的封裝及運送，封裝及運迗仍對於ic晶片構成一 ESD來源。但如果Ic晶片無法通過功能測試，則在步驟50棄置此晶片。 1〇雖然未明確圖示，晶圓可能包括一測試晶圓，此測試晶圓包含一石英覆鉻晶圓或製造程序中適用的任何其他類型的測試晶圓，可針對用於決定一特定製造程序或程序組 a中的ESD來源之用途明確地使用這些測試晶圓。在已知與半導體製造相關的各種程序情形下，各種 15 ESD來源可能在製造程序任何階段期間對於晶圓造成問題。特定實施例中，此方法允許在程序的各步驟中獨立進行 ESD測試或在程序的任何選定部份中進行共同esd測試，兩種類型的測試皆有助於識別及監測半導體製造相關之 ESD效應，但應注意不一定需要在製造程序的各步驟之後 20 進行晶圓檢驗，檢驗亦可能發生於諸如從圖案化程序移除晶圓等任何步驟完成之後。第4A、4B、4C圖顯示用於指示對於裝置1〇的一實施例之各種程度的靜電放電效應之檢驗結果，對於晶圓的最常見ESD效應係包括將會造成電氣性質變化之材料喷錢及 17 玖、發明說明材料移徙。基本上’材料噴濺係發生在用於構成晶圓上的歲何結構之傳導層已經沉積在不應沉積處之情形中，傳 &層的遭失部份係為材料移徙之更常見的效應，材料移徙通#更會破壞1C元件的功能，因為材料移㉝的效應可能具 5有累積性，1C晶片損傷的潛在可能性可能很高。 ;、、〈、而材料A >賤亦會造成ic元件的功能故障，材料噴濺通S發生於半導體晶圓上所形成的傳導性特性之間，一般而言，材料噴濺係出現在傳導性特性約分開10微米處且其近似等於空氣中對於電子的無散射距離，因此esd效應 10具有損傷1C晶片功能之潛在可能性。士第4A圖所示，ESD若有任何可見效應的話亦只產生有限的效應，當開始出現ESD效應時，在一最高ESD電位的點上可能具有輕微的材料喷漱及移徙。如第4B圖所示，最南ESD電位的點係發生於線22與£8〇敏感性幾何結構16 15的體部2〇之間形成的間隙24處。此特定圖示中，線22在靠近線22端點的凹部上具有部份材料喷濺，並且，在最接近體部20形狀的間隙24處具有某些狀況的材料噴濺。此外，材料移徙係如線22上的圓梢部所示出現在線22端點上，當 ESD效應變得明顯時’如第化圖所示，材料移徙的效應已 20造成自線22至體部20的一材料橋接部，材料移徙的此效應可能造成1C晶片無法運作，雖未明確圖示，材料喷濺可能造成晶圓上的特性被中斷亦造成1(：晶片無法運作。雖然材料喷濺及材料移徙可能造成IC晶片喪失功能，利用ESD敏感性幾何結構16可預測此等效應。因為裝置μ 18 584927 玖、發明說明對於ESD效應極為敏感，將會產生可能未出現在所形成電路通路上之ESD缺陷。事實上，所提供的高敏感度可讓測 4晶圓的特性顯現出在暴露於一給定製造程序或設備物件的一或多次循環中之ESD效應。不同於1C設計幾何結構， 5此種1C幾何結構在對於一 E S D效應暴露數百或數千次前可能不會顯現類似的效應。並且’可能將裝置10的ESD敏感性幾何結構16設計為對應於1C製造商的任何設計規則，應付極小設計規則時可能誇大E S D效應（亦即更易發生會影響元件功能之缺陷）。 1〇知"疋m施例中，製造商可快速地決定出此製造商可利用現有糸統以多小尺寸且多一致地生產1(3元件而無ESD效應，對於ESD產生高敏感度之模組數係可提供一種用於量測 ESD危險的相對變化之尺度，正準備對於此種尺度的校準 ’在部份實施例中可以校準此尺度。 15 此外，由於已知可容易地且以較低成本來監測及評估測4晶圓，使用者可狹隘地測試其製造程序的單一型態或程序。或者，使用者可測試整體程序以求得累積性ESD效果，此能力可讓製造商監測其程序並識別出ESD問題區域。雖然已詳細描述本發明，應瞭解可作出各種變化、取 2〇代及更改而不脫離申請專利範圍所界定之本發㈣精神與範圍。【圖式^簡專·謂^明】第1A圖顯示根據本發明原理之—種用於監測及評估靜電放電效應的嚴重性之裝置的—實施例的立體圖； 19 584927 玖、發明說明弟1 B及1 C圖顯不根據本發明 k Θ原理之一種用於監測及評估靜電放電效應的嚴重性之裝詈的电A ;} k L k “ 衣直的一貫施例的放大立體圖；第2圖顯示根據本發明原理之一種用於監測及評估靜 5電放電效應之裝置的另一實施例的俯視圖；第3圖顯示根據本發明原理之一種用於識別一半導體製造程序中靜電放電效應的潛在來源之方法的流程圖；

第4A、4B及4C圖對於一採用本發明原理之裝置的一實施例之不同程度的靜電放電效應之檢驗結果。 10 【圖式之主要元件代表符號表】 1〇…用於監測及評估靜電放電(ESD)效應的嚴重性之裝置 12…基材 14…邊界 15 · · ·主動區域 16…ESD敏感性幾何結構

18…測試模組圖案 26···邊界體部 28···測試模組串列 29···五串列群組 20,20a··’體部 22,22a··.線 24,24a···間隙 20

Claims

584927 拾、申請專利範圍 1· 一種用於調查靜電放電（ESD)所引起之晶圓缺陷之方法，包含：使一在其上形成有一 ESD敏感性危險尺度幾何結構的測試晶圓暴露於一半導體製造程序；及利用該ESD敏感性危險尺度幾何結構分析該測試晶圓以識別及評估與該半導體製造程序相關之ESD效應的嚴重性。 ίο 15 20 2·如申請專利範圍第丨項之方法，其中該半導體製造程序包含與一晶圓製造相關之至少一程序。 3. 如申請專利範圍第丄項之方法，其中該半導體製造程序包含與光微影相關之至少一程序。 4. 如申請專利範圍第W之方法，其中該半導體製造程序包含與一光微影工具測試相關之至少一程序。 5·如申請專利範圍第旧之方法，其中該半導體製造程序包含彳諸存一晶圓。6·如申請專利範圍第1貝之万法其中该半導體製造程序包含清潔一晶圓。7·如申請專利範圍第1項貝之方法其中該半導體製造程序包含處理一晶圓。如申5青專利範圍第1項、之方法其中該半導體製造程序包含將-晶1]放置在_光微影程序中。9.如申清專利範圍第1 、之万法其中該分析測試晶圓係 I含在一顯微鏡下觀察一晶圓。10·如申清專利範圍第i項，、方法’其中該分析測試晶圓係

21 584927 拾、申請專利範圍進一步包含以一可操作顯示與該測試晶圓的一金屬層相關之金屬的光學行為差異之光學檢驗裝置來觀察該測試晶圓。 1L如申請專利範圍第1項之方法，其中該等靜電放電效應 5 係包含材料移徙。 12. 如申請專利範圍第1項之方法，其中該等靜電放電效應係包含材料喷賤。 13. 如申凊專利範圍第1項之方法，其t該ESD敏感性危險尺度幾何結構係包含_半導體製造程序中之一或多個 10 設計規則。 14. 如申巧專利範圍第丨項之方法，其中該決定靜電放電效應'係、包含識別出一可使該半導體製造程序令人滿意地製造一積體電路元件之最小設計規則。 15·如申^專利範圍第i項之方法’進—步包含分析包括近 15 似0,1 5微米的-間隙寬度及近似0.25微米的一線寬度之 κ SD敏感f生危險尺度幾何結構的一部份，以依照一〇·15微米設計規則來評估令人滿意的製造。丄6如申請專利範圍第㈣之方法，進—步包含分析包括近似〇_25微米的一間隙寬度及近似〇·25微米的一線寬度之。亥ESD敏感性危險尺度幾何結構，以依照一〇.25微米設計規則來評估令人滿意的製造。 17· -種用於監測靜電放電效應的嚴重性之方法，包含：使在其上形成有—靜電放電敏感Μ &尺㈣何結構的測試晶圓接觸一件半導體製造設備； 22 584927 拾、申5靑專利範圍從该件半導體製造設備移除該測試晶圓；及利用该危險尺度幾何結構分析該測試晶圓以決定出與β亥件半導體製造設備接觸相關之任何靜電放電效應的嚴重性。 5 18.如申請專利範圍第17項之方法，其中該件半導體製造設備包含與一晶圓儲存裝置。 19·如申請專利範圍第17項之方法，其中該件半導體製造設備包含一步進機。 20·如申請專利範圍第17項之方法，進一步包含在分析該 10 H圓之w於該測試晶圓上生成-光微影影像。 21· —種用於監測與半導體製造相關的靜電放電效應之晶圓，包含：複數個測試模組，其形成於該晶圓上；危險尺度，其形成於部份地由一靜電放電（ESD) 15 敏感性幾何結構所界定之各測試模組上； A ESD敏感性幾何結構係包括部份地由至少兩體部所界定之至少一測試模組；各體部包括一足以引起ESD效應之表面積；及一線及一間隙，其配置於該等兩體部之間。 2 一如申請專利範圍第21項之晶圓，進一步包含·· 該線從該等至少兩體部的第一者朝向該等至少兩體部的第二者延伸；該線包括緊鄰該等至少兩體部的第二者之一終端 ;及 23 fe、申請專利範圍 ;^係界定該終端與該等至少兩體部的第二者之間的間隙。 23.如申請專利範圍第21項之晶圓，進—步包含以—二維陣列配置之該等複數個測試模組。 24· -種用於監測與一積體電路製造相關的靜電放電效應之裝置，包含：一複數個測試模組，各該等測試模組係部份由一各別的靜電放電敏感性幾何結構所界定； 10 對於各測試模組之該幾何結構係包括至少兩體部；各該等體部係包括足以容納—靜電放電之表面積；一線從該等兩體部的至少一者朝向該等至少兩體部的第二者延伸；該線包括緊鄰該第二體部之一終端以界定該終端與該第二體部之間的一間隙；及 15 該等測試模組彼此合作以提供一靜電放電敏感性危險尺度。 25· —種用於製造一測試晶圓之方法，該測試晶圓上係形成有一靜電放電（ESD)敏感性幾何結構，此方法包含：提供一晶圓；以及 20

形成該ESD敏感性幾何結構於該晶圓上，其中危險尺度可操作以識別及評估與一製造程序相關之ESD效應的嚴重性。 26·如申凊專利範圍第25項之方法，進一步包含使該靜電放電敏感性幾何結構形成有複數個體部、線及間隙。 24 584927 拾、申請專利範圍 27. 如申請專利範圍第25項之方法，進一步包含使該靜電放電敏感性幾何結構形成於該晶圓的一切割線内。 28. 如申請專利範圍第25項之方法，進一步包含使該靜電放電敏感性幾何結構形成於該晶圓的一主動區域内。

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