TW571440B - Semiconductor device and method for manufacturing the same - Google Patents

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Description

571440 五、發明說明(1) --- 【發明所屬之技術領域】 本發明係關於一種丰墓μ壯要… 種牛¥體裝置及其製造方法,尤其是 關於一種適用於電源雷路聲φ % 乂古 斤私路寺中所使用之大電流輸出的電荷 泵衣置中,用以謀求其高性能化及閉鎖之防止者。 【先前技術】 (Vlde〇 Camera)^ w 1S1 a 1 Camera,DSC)、DSC電話機等影像機 器,為了要載入其影像而使用電荷耦合裝置(“”以 Coupled Devices; CCD)。用來驅動CCD的ccd驅動電路需 要正負之问私[(十幾V)且為大電流(數m a )的電源電 路。目前,該高電壓係採用切換式調節器(switching regu 1 ator )所產生的。 切換式凋節為係能以高性能,亦即高功率效率(輸出 功率/輸入功率),來產生高電壓。但是,該電路於進行電 流之^換(switching)時有產生高諧波雜訊的缺點,而必 須遮蔽電源電路來使用。而且需要線圈(c〇丨丨)作為外部零 件。 因此’以如上所述之移動機器用的電源電路來說,有 迪克生(Dickson)電荷泵裝置為人所注目。該電路已詳載 於例如技術文獻「john F· Dickson On-chip High Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique IEEE JOURNAL OF SOLID-STATE CIRCUITS,V0L.SC-11,N0.3 pp.374-378 JUNE 1976·」之
314261.ptd 第6頁 571440 五、發明說明(2) 中 。 第1 8圖係顯示四級之迪克生電荷泵裝置的電路圖。二 極體D1至D5係以串聯連接。C1至C4係連接在各二極體D1至 D5之連接點上的耦合電容器(Coupling Capacitor),CL係 幸刖出電容(Output Capacitor),CLK與CLKB係互為反相的 輸入時鐘脈波(clock pUise)。又,51係輸入有CLK及CLKB 的,脈驅動器(cl〇ck dr i ver),52係電流負載。對時脈驅 動為5 1供給電源電壓v d d。藉此,由時脈驅動器5 1所輸出 的時鐘脈波φ i、φ 2之輸出振幅約為Vdd。然後,時鐘脈 波Φ 1係供至電容c 2、c 4,而時鐘脈波φ 2係供至電容c 1、 + “在穩定狀態下,當定電流丨out流至輸出端時,輸入至 =何^裝置的輸入電流就會成為來自輸入電壓vin之電流 舁2時脈驅動器供給之電流。該等電流當忽略對寄生電容 ^充放電電流時則如下所示。在〇)1=高(}11^)、(1)2=低 m間,2lQut之平均電流將分別流至圖+之實線箭 i %不的方向上。 平均ί、i在t 1=低(L〇W)、〇 2=高(Hlgh)之期間,2I〇ut之 脈週至圖中之虛線箭號所示的方向上。在時 的電荷孓牡::二:均電流全部成為1 0ut。在穩定狀態下 了栗衣置之升壓電壓V〇ut如不所示。
Vout = Vin-Vd + n(V^ 5 -Vl-Vd) 而因i:·:、係產在,連接節點中’隨著時鐘脈波之變化 〇 而產生的電壓振幅。VI係因輸出電流lout而
571440 五、發明說明(3) 產生的電壓降,V i η係輸入電壓,通常在正升壓下為電源 電壓V d d,在負升壓下為0 V。V d係順向偏壓二極體電壓 (Forward bias diode voltage),n為抽取(pumping)級 數。再者’ V1與V 4係以下式表示。
Vl=Iout/f(C+Cs)-(2I〇ut T/2)/(C+Cs) y φ' = v0c/(CiCs) 在此’ C 1至C4係時脈编合電容(ci〇ck coupling capacitance),CS係各連接節點中之寄生電容(stray capacitance at each node),V〆系時鐘脈波振幅(ci〇ck pulse amplitude),f係時鐘脈波頻率,T係時脈週期 (clock period)。電荷泵裝置之功率效率,係忽略由時脈 驅動器流至寄生電容的充放電電流,當Vi n = Vdd時將以下 式表示。 V =VoutIout/((n+l)VddIout)=Vout/((n+l)Vdd) 如此,在電荷泵裝置中,藉由使用二極體作為電荷傳 輪元件(charge transfer device),並將電荷逐次朝下一 級傳輸以進行升壓。但是,當考慮對半導體積體電路裝置 進行裝載時,從製程之適合性考量,則以使用M〇s電晶體 較PN接面之二極體更容易實現。 因此’如第19圖所示,提案出採用m〇S電晶體Ml至M5 來取代二極體D 1至D 5作為電荷傳輸用元件。該情況在式 (1 )中,\ (1為Μ 0 S電晶體之閾值電壓(t h r e s h 〇工d voltage)Vtho 本發明人檢討將電荷泵裝置應用在電源電路中。結果
314261.ptd 第8頁 571440 五、發明說明(4) 發現以下的問題點。
弟一、為了以電荷泵電路取得作為電源 電壓(十幾V)及大電流(數mA),要如何降低 '路所需之南 電晶體之導通電阻的問題。 何傳輸用M0S 第一防止大電流電荷泵裝置中容易發座 (1 atch up)現象。尤i是, &生的閉鎖 中,會有動作開始的同時發流之電荷泵裝置 機制依本發明人之檢討有^鎖的問題。該閉鎖之發生 第20圖係以CM0S構造實:=二 圖。 ^何泵衣置之情況的剖面 该剖面構造係對應於第 一 晶體M2、Μ3的剖面構造。p “圖所示之電荷傳輸用MOS電 型井區20,在該ν型井區2〇之半導體基板10之表面形成有Ν 3 1、3 2。然後,在ρ型井巴 中’形成有被隔離的ρ型井區 體M2。ρ型井區32内形成^ 形成有電荷傳輸用m〇S電晶 當就Ρ型井區31内所形包荷傳輪用MOS電晶體M3。 詳加說明時,在ρ型井區之電荷傳輸用MOS電晶體M2更 源極層S。在ρ型井區3丨内,表面形成有Ν塑之汲極層D及 層4 1。而汲極層ρ +層4 1可%成有濃度高於ρ型井區3丨的ρ 接。 利用鋁(A 1 )配線等作電性連 電荷傳輸用電晶體M2之、、 電晶體M2的P型井區3丨由於/及极層D與形成有電荷傳輸用 可確實防止由於背閘偏壓、气除以低電阻作電性連接,所以 所引起的電荷傳輸用雷a 應(back gate bias effect) 屯日曰體Μ 9 + 閾值電壓Vth上升。有關Ρ
571440 五、發明說明(5) 型井區3 2内所形成的電并彳蠡 #。又,有關未圖示之H專ί用M0S電晶體M3亦同樣構 亦同樣構成。 包何傳輸用M0S電晶體ΛΠ、M4、M5 N型井區20係藉由供认+ * v + ^ . ^ ^ ux 、、、口电何栗裝置所升壓的輸出電壓
Vout,而在穩定狀態下# w荆4 1史㈣井區20與P型井區3卜32呈逆 向偏壓。 然而,如上所述,告少口口 ^ 01 0 0 士 田在早一 N型井區2 0内形成複數個p 型井區3 1、3 2時,可判斷合政 ^ 、 」辦會發生如閉鎖的現象,且輸出電 壓Vout幾乎不會升壓。今旅^ ^卷生機制依本發明人之推定如以 下所述。 百先,在鄰接之P型井區3卜32間形成有寄生閘流電 晶體。亦即’在第20圖中,形成有縱型之NpN電晶體Trl及 杈型之PNP電晶體Τι~2。在此,縱型之NpN電晶體Trl的射極 係電荷傳輸用M0S電晶體M2的汲極層d,基極係P型井區 3 1,而集極係N型井區2 0。 又’橫型之PNP電晶體Tr2的射極係形成於p型井區32 内的P +層4 2,基極係P型井區3 1、3 2間的N型井區2 0,而集 極係P型井區3卜該等寄生NPN電晶體Tr 1與寄生PNP電晶體 Tr2係構成寄生閘流電晶體。 當上述第1 9圖之電荷泵裝置穩定動作時,以下關係將 會成立。 輸出電壓Vout> V3> V2> VI〉輸入電壓Vin 在此,輸入電壓V 1 η—般係為Vd d (與時脈驅動器之電源電 壓相等)。又’ V 3係電荷傳輸用μ 0 S電晶體Μ 3之源極電壓,
314261.ptd 第10頁 571440 五、發明說明(6) V 1係電荷傳輸 V2係電荷傳輸用M0S電晶體M2之源極電壓 用M0S電晶體Ml之源極電壓。 (升壓動作開始時),就成 即,從初級開始依序對電 但是’當電荷泵裝置上升時 為vi> V2> V3> Vout的關係。亦 容裔Cl、 C2、 C3、 C4充電。 在此 V你基極及射極間的導通電壓 、、、口果,s成為V卜V〇ut> V埒,寄生PNp電晶體Tr2之 =^射極間有電流流入。亦即,寄生PNp電晶體τβ呈導^ 帝曰由於忒可生ΡΝΡ電晶體Tr2之之集極電流成為寄生ΝρΝ 電晶體Trl之基極電流,所以寄生ΝΡΝ電晶體ΤΗ會因此而 導通’其射極及集極間會導通。如此一來,寄生NpN電晶 體Trl就會使電流流入寄生pNp電晶體Tr2之基極及射極 間’同時電流亦會從輸出電壓Vout側流入電壓V1側。 結果,輸出電壓V〇ut並不會上升。如上所述之寄生 NPN電晶體Trl與寄生PNP電晶體Tr2之連同性動作,就是閉 鎖。 第2 1圖係顯示依電荷泵裝置動作開始時之ν卜V 2之電 路模擬所得的波形圖。在此,ν丨係電荷傳輸用M〇s電晶體 M2之及極電壓,V2係電荷傳輸用M〇s電晶體〇之汲極電 壓。在圖中’ Vds雖係表示電荷傳輸用m〇s電晶體m3之源極 及汲極間的電壓,但是當該電壓大於v〆=約〇 · 7 v )時,N p N 電晶體T r 1就會導通’並誘發閉鎖。 、本發明係有鑒於如上所述之先前技術的問題而開發完 成者’其目的在於提供一種適用於大電流且高效率之電荷
第11頁 314261.ptd 571440 五、發明說明(7) 泵裝置之半導體裝置之構造及其製造方法。 本發明之另一目的係在於可防止閉鎖發生,以實現穩 定的動作。 [發明内容] 本發明之主要特徵構成如下所述。 本發明之半導體裝置具備有:第一導電型單晶半導體 基板;成長於該单晶半導體基板上的第二導電型之弟一蠢 晶半導體層;層積於該第一磊晶半導體層上的第二導電型 之第二蠢晶半導體層,形成於該第二蠢晶半導體層内的弟 一導電型井區;與上述第一導電型井區之底部相接的第一 導電型埋設層;以及形成於上述第一導電型井區内的M0S 電晶體;其中,上述M0S電晶體更具有高濃度源極層及高 濃度汲極層、和比該高濃度源極層及高濃度汲極層擴散較 深的低濃度之源極層或/及汲極層。 若根據上述構成,則因利用第一導電型埋設層來減低 第一導電型井區之井電阻,故可提高閉鎖耐性。又,藉由 層疊第一及第二磊晶半導體層,且將第一導電型井區與第 一導電型埋設層一體化,即可以較少的熱擴散量來形成實 質上較深的井區。藉此,可邊抑制圖案(pattern)面積而 邊提南M 0S電晶體之耐壓。 又,除了上述構成,藉由設有與上述第一埋設層之下 方相接形成,且將上述第一導電型井區從上述單晶半導體 基板以電性隔離的第二導電型埋設層,第一導電型井區之 電位即可從單晶半導體基板獨立設定。藉此,若將M0S電
314261.ptd 第12頁 571440 五、發明說明(8) 晶體之沒極層與第一導電型井區以電性連接的話,則可達 到抑止M0S電晶體之背閘偏壓效應的效果。 [實施方式] 接著’邊參照第1圖至弟4圖邊說明本發明之第一實施 形態。首先,邊參照第1圖邊說明用來構成電荷栗裝置以 作為積體電路之 BICM0S(Bipolar Complementary Metal Oxide Semiconductor,雙載子互補式金屬氧化半導體)的 裝置構造。 在P型單晶矽基板5 0上氣相成長之具有例如電阻係數 約為1. 2 5Ω · cm的N型蟲晶石夕層5 1上,有N通道型M0S電晶 體(NM0S)、P通道型M0S電晶體(PM0S)、NPN型雙載子φ曰 ^日日 體(NPN Tr )形成於各自的指定區域上。 N通道型M0S電晶體係形成於在N型磊晶矽層5 1之表面 形成的P型井區52内。P型井區52之深度例如為2" m左右。 N通道型M0S電晶體係具有在P型井區5 2表面形成的N型;及極 層D及N型源極層S、以及在閘極絕緣膜上形成的閘極G。N 通道型M0S電晶體為了達到細微化,亦可形成所謂的 L D D ( L i g h 11 y - D 〇 p e d - D r a i η ;低摻雜濃度的汲極)構造。而 且,與該Ν通道型M0S電晶體相鄰接,而於Ρ型井區52之表 面形成有基體(井區)偏壓用的Ρ +型層5 3。 Ρ通道型M0S電晶體係形成於在Ν型磊晶矽層5 1之表面 形成的Ν型井區54内。Ρ通道型M0S電晶體係具有在Ν型井區 5 4表面形成的Ρ型汲極層D及Ρ型源極層S、以及在間極絕 緣膜上形成的閘極G。
571440 五、發明說明(9) ----- ----- 而且,區52之底部相接而形成有井電阻減低 用之P型埋设層55。該p型埋設層55係以與後述之p型下隔 離層58相同的步驟所形成之擴散@,且橫跨P型單晶石夕基 板50與N型蟲晶石夕層51之邊界區域所形成。 再者,N型埋設層56係橫跨p型矽基板5 晶矽層51之邊界區域所來七。. ^ , I彬成。IN哩埋設層5 6係從形成有p通 道型M0S電晶體的N型井F w^ 古„认 , π & b 4之下方開始,一直延伸至形成 有N通道型M0S電晶體的p型井區52之下方為止。 亦即,N塑埋設層5 6係與p塹埋設層5 5局部重疊。當 將N型埋設層5 6之雜質濃度設得比p蜜埋設層5 5之雜質濃 度南日令’ 4重宜區5 7之導電型就會因補償(⑶仰⑽“士丨⑽) 而變成N型。 藉此,將P型井區5 2從P型單晶矽基板5 0以電性隔離, 即可獨立設定井電位。具體而言,藉由對連接至基體偏壓 用之P型層53的端子BG施加電壓,即可設定P型井區52之電 位。 藉此,將N通道型M0S電晶體之汲極層D與P型井區52以 電性連接,即能不產生背閘偏壓效應。因此,只要形成將 P型層5 3與汲極層D相連接的配線(例如鋁(A 1 )配線)即可。 N通道型M0S電晶體由於在電荷泵裝置中,係當作電荷 傳輸用電晶體來使用,所以可減低其導通電阻,並可謀求 電荷泵裝置之大電流化。N通道型M0S電晶體雖亦當作所謂 的傳輸閘(transmission gate)來使用,但是在該情況下 亦可減低導通電阻。而且,可提高傳輸閘之輸出入特性的
314261.ptd 第14頁 571440 五、發明說明(ίο) 線性。 在此,若比對本實施形態之β I CMOS構造與其他的 B I CMOS構造則如以下所述。在其他構造中係如第2圖所 示,N型埋設層5 6係局部形成於形成有p通道型m〇S電晶體 的N型井區54之下方,且扮演減低井電阻的角色。 然而,在該構造中,N通道型M0S電晶體之P型井區52 係透過P型埋設層5 5與P型單晶矽基板5 0導通。P型單晶石夕 基板5 0由於一般係設定為接地位準,所以p型井區5 2之電 位亦被固定在接地位準。 因此’在本實施形態中藉由使N +型埋設層5 6延伸至N 通道型M0S電晶體之區域為止,即可將p型井區μ從p型單 晶秒基板5 0以電性隔离隹。 又,NPN型雙載子電晶體(NPN Tr)係形成於依p型下隔 妈隹層5 8 P型上隔離層5 9而從鄰接之裝置以電性隔離的n型 磊晶矽層51内。p型下隔離層58係藉由從p型單晶矽基板5〇 往上方擴散硼等雜質所形成的。另一方面,P型上隔離層 59係藉由從N型磊晶矽基板51之上面往下方擴散硼等雜^ 所形成的。藉此,P型下隔離層58之上部與p型上 之下部會在N型磊晶矽層5丨内相重疊,而變成一體化的曰隔 然後,在以電性隔離之N型磊晶矽層5丨的 型基底區60。在該p型基底區6〇之表面形成有n型之^射極声 E、基極取出用之p型層B。又,在與p型基底區主沾= 型磊晶矽層51之表面形成有集極取出用之層又,、在
571440 五、發明說明(11) N塑磊晶矽層5 1與P型單晶矽基板5 0之邊界上形成有n型埋 設層6卜該N型埋設層6 1係用以減低集極電阻之層,可以 與N钽埋設層5 6相同的步驟形成。 另外,在N型磊晶矽層5 1表面的裝置形成區域以外, 形成有元件隔離用之場(f i e 1 d)氧化膜6 2。場氧化膜6 2係 利用所谓的硬局部氧化(Local Oxidation 〇f silicon· LOCOS)法形成。 第3圖係顯示縱型PNP雙載子電晶體的剖面圖。在^^型 蠢晶石夕層5 1之表面形成有賭基底區6 5。在該n型基底區6 5 之表面形成有P型之射極層E、基極取出用之N型層β。而 且,與N型基底區6 5相鄰接,而在N型磊晶矽層5丨^表面形 成有集極取出用之p螌層66。 集極取出用之層66係透過與p型上隔離層59相同步 驟形成的P型層67,而與P嗖埋設層68相連接。g型埋設層 6 8係用以減低集極電阻的層。 而且,與P型埋設層68相重疊而形成有N型 層 69。P—塑埋設層68與^^型埋設層69之重疊區”係^_區 ,。耩=,集極就可從p型單晶矽基板5〇以 離 型埋設層68與N型埋設層69而形成有重最區";,^離: 與前述之N通道型M〇s電晶體的且〇之構造,係 爹裎丘通仆,化 再乂相同。亦即,由於該等 衣轾,化,所以並不會增加製造工時。 由方
,、次’邊參照第4圖邊說明電 該電=農置之電路構成圖衣置之剖面構造。 施形悲中電荷傳輪用 ϋ所^者相同。在本I 及極層係連接在基體(井
571440 五、發明說明(12) ______ 區)上。又,有關與第丨圖相同的構成要素 符號,並省略其詳細說明。 糸附記相同元件 第4圖係顯示第19圖之電荷泵裝置的 晶體M2、M3。在依p型下隔離層58、p型 傳輸用M0S電 以電性隔離的N型磊晶矽層51内,形成有離層59而互相 52Β。而且,在ρ型井區52Α、52盼別形成=區52Α、 fOS電晶體M2、M3。有關埋設層55、氧荷傳輸用 豐區57之構造係與第丨圖相同。 埋设層56、重 電荷傳輸用M0S電晶體M2i汲極層D,係山/上人η , 井區ρ如丨k? 係由开> 成於Ρ型 立電ir於田與銘ui)配線等所連接。藉此,由於成 閑極電晶體Μ2之問極.基体間電壓㈣2之 =間電壓Vgd之關係,所以可防止因背閘偏壓效 關恭的電荷傳輸用M〇S電晶體之閾值電壓vth上升。有 事】何傳輸用M〇s電晶體M3亦為相㈤。藉此,由於電荷泵 =1 ^電荷傳輸用M0S電晶體M1S M5的導通電阻減低,所 ϋ貫現大電流輸出之電荷泵裝置。 51之=’在分別與Ρ型井區52Α、52_鄰接的Ν型磊晶矽層 型層、面形成有電極取出用之Ν3!層7卜藉由對該等各ν + 曰71施加電荷泵裝置之輸出電壓v〇ut,ν型磊晶矽層51 ㈢破偏壓成正的高電壓nVdd。 又,在此/ n係電荷泵裝置之級數,Vdd係其電源電壓。 P型早晶基板50係被偏壓成接地電位〇v或是負電位。 稽此,由P刑4 街井區52A、52B與N型磊晶矽層51形成的PN接 m ’以及A Μ并丨π 久田輕磊晶矽層5丨與Ρ型單晶基板5 0形成的ΡΝ接面
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第17頁 571440 五、發明說明(13) 會分別被偏壓成逆向。 依據如上所述的裝置構造,並不會發生閉鎖。 〜、 、、°具理由 祝明如下。 如第4圖所示,形成有寄生NPN電晶體Tr3及寄生pNp+ 晶體Tr4。在此’寄生NPN電晶體Tr 3之射極係在^行傳 < 用Μ 0 S電晶體Μ 2之 >及極層D ’基極係在p型井區5 2 a, 隹· 而集極 係在N型之重疊區5 7 (此與N型磊晶矽層5 1相連結)所構 又’寄生P N P電晶體T r 4之射極係在p型井區$ 2 b,美極係 被隔離的N型蠢晶矽層51,而集極係在p型下隔離^ p 型上隔離層59(上述隔離層與Ρ型單晶基板5〇相連^ )所構 成0 然而寄生ΝΡΝ電晶體Tr3與 離層5 8及上隔離層5 9以電性隔 圖所示的閘流電晶體。因而, 性。 寄生PNP電晶體τΓ4係由下隔 離。因此,沒有形成如第2〇 一般認為可大幅提高閉鎖耐 在上述之實施形態中, 迪克生電荷泵裝置之例子加 並非限定為四級。 雖已就適用於本發明之四級的 以說明,但是明確可知其級數 β# I u ^係以_道型形成電荷傳輸用M0S電晶體,伸 疋即使在以P通道型形成的情況下, 仁 反轉亦可同樣適用。在备斗茂少+猎由使井區寺的極性 傳輸用MOS電晶f中之美抬电何泵裝置中,只有電荷 時序,會與^中二 再者’電荷傳輸用M0S電晶體㈣_係形成共同連
571440 五、發明說明(14) 接閘極與汲極之構成,但是並非限定於此,對於採用以未 連接閘極與汲極的方式而使電荷傳輸用M0S電晶體Ml至Μ5 導通時,對閘極·源極間施加較高電壓的電路構成之電荷 泵裝置,本發明亦可適用且可獲得同樣的效果。 第5圖係本發明第二實施形態之電荷泵裝置的剖面 圖。該電荷泵裝置之電路構成係與第一實施形態相同。第 5圖與第一實施形態相同地顯示第1 9圖之電荷粟裝置的電 荷傳輸用M0S電晶體M2、M3。 本實施形態與第一實施形態相異之點在於,Ρ型井區 52Α、52 Β之下方並未形成有Ρ型埋設層55。正是因為沒有 Ρ塑埋設層5 5,所以用以減低Ρ型井區5 2 A、5 2 Β之井電阻的 效果會消失,但是藉由設置下隔離層5 8及上隔離層5 9,若 與習知技術相比較,則可提高閉鎖耐性。 第6圖係本發明第三實施形態之電荷泵裝置的剖面 圖。該電荷泵裝置之電路構成係與第一實施形態同樣。第 6圖係顯示第1 9圖之電荷泵裝置的電荷傳輸用M0S電晶體 M2、 M3。 本實施形態與第一實施形態相異之點在於除了在P型 井區5 2 A、5 2 B之下方並未形成有P +型埋設層5 5之外,亦未 形成有N型埋設層5 6。 因為沒有形成N型埋設層5 6,所以用以減低N型磊晶矽 層5 1之電阻的效果會消失,但是本實施形態亦藉由設置下 隔離層5 8及上隔離層5 9,若與習知技術相比較,則可提高 閉鎖耐性。
314261.ptd 第19頁 571440 五、發明說明(15) 其久邊茶照第γ。 施形態。本實施形能圖至第1 7圖而邊說明本發明之第四實 (level-Shi ft以广:之電荷泵裝置中,利用移位電路 施加已移位的電壓11),對電荷傳輸用M〇s電晶體之閘極 更可實現大電流之略:更進-步減小其導通電阻。藉此, 出高電壓,所以有:何泵裝置 '然而,由於移位電路會 ……、…Ϊ;要使用高耐壓電晶體來構成電路:ί 也形態中所用的裝置上,追加了高耐】 ^吾兄明、釭 ,先就包於本實施形態之電荷泵裝置的裝置 加n中 有移位電路之電荷以置的電路構成 =級之Μι、電荷傳輸用M0S電晶體们至肘4係串聯連 =點與第〜你N通道型,而後級之㈣、㈣係p通道 基体間電壓v弟三實施形態不同。而且,Ml至M4之閘 且及槌輿基体^、係以與閘極.汲極間電壓Vgd成為相同 此點—戍為同電位的方式連接,以抑制背閘偏 此,在上述第 M0S電晶體。 111 & ’在說 接 型 極 值 壓效應 對 且,輸出來 M 1之溽核f〜至第三實施形態相同 、 L〇 给電源電壓Vdd以作為輪入電壓Vin。而 ’及極的升壓電壓Vout,並供至電流負載 Cl、 c2、 Γ Μ 4之連接% ^ 3係 1 C3之另—4 1〜端連接在電荷傳輸用M0S電晶體们至 CLKB。突及點)的耦合電容器。在耦合電容器Π至 、襄膝、、& 力ϋ時鐘脈波CLK和與之反相的時鐘脈波 Cl Tr — 故 可里/、 久祁的时鐘脈波 CLKB係從未圖示之時脈驅動器中輸
314261.ptd 571440 五、發明說明(16) · 出。在該時脈驅動器上供給有電源電壓Vdd。 對電荷傳輸用M0S電晶體Ml與M2之各閘極供給反躺 、口人移 位電路S1與S2之輸出。而且,對電荷傳輸用M0S電晶I# Μ 與Μ4之各閘極供給非反轉移位電路S3與S4之輸出。阳且3 第8圖係顯示反轉移位電路S卜S 2之電路構成及動 波形圖。如第8 ( a )圖所示,該反轉移位電路係具備有輪乍 反相器INV、差動輸入MOS電晶體Mil與M12、以及交又連 的Μ 0 S電晶體Μ 1 3與M14。除此之外,尚具備有上拉連接、妾 诞08電晶體“15、1^6。對^108電晶體们5之閘極施加電壓的 V 1 2,同時對源極施加電位Α。 土 而且,對M0S電晶體Μ 1 6之閘極施加與v 1 2反相的電聚 VI 1 ’同時對源極施加電位Β。在此,電位α>電位β。
Ml卜Ml 2係Ν通道型,Ml 3至Ml 6係Ρ通道型,均為高耐题 M0S電晶體。 & 又,如第8 ( b )圖所示,在上述構成之移位電路中, 可變更M0S電晶體Ml 5、Ml 6而形成反相器構成。 亦 第8 ( c )圖係顯示上述構成之反轉移位電路的動作波步 圖。該移位電路係交互輸出電位A與中間電位β (A> 夕 0V)。 ’、 接著’第9圖係顯示非反轉移位電路S3、S4之電路構 成及動作波形圖。與反轉移位電路S卜S2相異之點在於, 對上拉至電位A之M0S電晶體Μ 1 5的閘極施加電壓V 1 1,對上 拉至電位Β之M0S電晶體Ml 6的閘極施加電壓VI 2 (第9(a) 圖)。另外,如第9(b)圖所示,亦可將M0S電晶體Ml 5、Ml 6
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571440 五、發明說明(17) '一·--- * " ' 形成反相器構成。 如第9 ( c )圖之動作波形圖所示,該非反轉移位電路 S3、S條對輸入電| IN進行非反轉的移位動作。 m A t由抓用上述移位電路,則如後述般,可使電荷傳輪 电晶體M3、M4之閘極·汲極間電壓的絕對值會一欵 成為一定電壓(2 Vdd )。 石兩反轉私位也路Sl、S2、非反轉移位電路S3、S4與電μ 系電路的連接關传4 啊 , °下所述。對反轉移位電路S 1輸入時 ^ [ LK ’對反轉移位電路S2輸入時鐘脈波CLKB,。時私襄 ,波CLK與CLKB’雖分別可由時鐘脈波CLK與clkb作成,^ 是為了要防止電流逆流至電荷傳輸用M0S電晶體Ml至M4,、 而使低(Low)的期間變短。 亦即’在電荷傳輸用M0S電晶體Ml至M4完全截止(0p{? 之後,依時鐘脈波CLK與CLKB之變化而進行各抽取節點的) 升壓。第1 0圖係顯示上述時鐘脈波之相位關係。 又,如第7圖所示,作為反轉移位電路S1之高電位掏 的電源(電位A ),係回饋升壓1級後之抽取節點的電壓v 2來 使用。 同樣地,作為反轉移位電路S2之高電位側的電源(電 位A ),係回饋升壓1級後之抽取節點的電壓V 3來使用。 又’作為反轉移位電路SI、S2之低電位側的電源(電位 B),係分別施加作為各級之電壓的Vdd、V 1。 另一方面,作為非反轉移位電路S3之低電位側的電、 (電位B ),係採用1級前之抽取節點的電壓V I,同樣地,海
314261·ptd 第22頁 571440 五、發明說明(18) 為非反轉移位電路S4之低電位側的電源(電位B ),係採用1 級前之抽取節點的電壓V 2。而且,作為非反轉移位電路 S 3、S4之高電位側的電源(電位A ),則係分別施加作為各 級之電壓的V3、Vout。 利用上述構成,可導出電荷傳輸用M0S電晶體Ml至M4 之閘極·汲極間電壓Vgd (電晶體呈導通狀態時)會如以下 所示而一致成為2Vdd。首先,成立如下式之關係。
Vgd(Ml ) = V2(High)-Vdd Vgd(M2)=V3(High)-VI(High)
Vgd(M3)=Vl(Low)-V3(Low)
Vgd(M4)=V2(Low)-Vout 其次,從穩定狀態之電荷泵的升壓動作中,進一步成 立以下關係。
Vl(High) = 2Vdd、Vl(Low)二Vdd V2(High)=3Vdd" V2(Low)=2Vdd V3(High)r::4Vdd' V3(Low) = 3Vdd' Vout = 4Vdd 從上述關係式中,可導出所有的電荷傳輸用MOS電晶 體導通時之Vgd的絕對值如表1所示會成為相同值2Vdd。因 而,由於較高的Vgd而使電荷傳輸用M0S電晶體Ml至M4之導 通電阻降低,故可實現高效率且大輸出電流的電荷泵電 路。而由於電荷傳輸用M0S電晶體Ml至M4之閘極氧化膜厚 (thickness 〇f gate oxide)只要一律設計成可承受2Vdd 的厚度即可,所以與電荷傳輸用M0S電晶體之Vgd不均等的 情況相比較,可以設計出較低的導通電阻(ON-state
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resistance)且效率良好。 【表1】電荷傳輸用MOS電晶體之閘極/汲極間電壓vgcj J^OSTET X Τ Λ Ml M2 M3 M4 Γ 2 Vdd 2 Vdd 1 -2 Vdd -2 Vdd 第1 0圖係用以說明電荷粟電路之動作的時序圖。電荷 傳輸用M0S電晶體Ml至M4係按照時鐘—脈波而交互重複進 導通及截止。在此,施加至反轉移位電路s丨與S 2、非反轉 移位電路S3與S4的時鐘脈波C,LK,、CLKB,之工作(duty)並 非為50%。亦即,如圖所示,設定為較短的低(L〇w)期間。 因此’電荷傳輸用M0S電晶體Ml至Μ4之導通期間會變短。 該理由係如以下所述。 電街傳輸用M0S電晶體Ml至Μ4由於沒有作二極體連 接,所以有逆向電流流動之虞,此將使功率效率惡化。因 此,為了防止該逆向電流,電荷傳輸用M0S電晶體Ml至Μ4 之$通期間要縮短’且在截止期間,使施加至轉合電容哭 C1至C3之時鐘脈波CLK、CLKB產生變化以進行抽取\ 又,第1 1圖係顯示各抽取節點之電壓波形V 1、V 2、V 3 的示意圖。圖中,V4係時鐘脈波CLK,、CLKB,之振幅,△ Vds係M0S電晶體Ml至Μ4的〉及極·源極間電壓。 其次邊參照第1 2圖及第1 3圖而邊說明上述電荷栗裝置 之裝置構造。第12圖係顯示第7圖所示之電荷聚裝7置之'"電 荷傳輸用M0S電晶體Μ卜M2之構成的剖面圖。m= 乐1 3圖係顯
571440 五、發明說明(20) 示第8圖所示之反轉移位電路S1、S 2及第9圖所示之非反轉 移位電路S 3、S 4之N通道型高耐壓Μ 〇 S電晶體Μ 1 1、Μ 1 2之裝 置構造的剖面圖。 在如前面所述之第一實施形態中,Ν型埋設層5 6係與 Ρ+型埋設層55相重疊(參照第1、4圖)。因此,當Ν通道型 MOS電晶體之源極·;;及極对壓1¾至某程度時,Ν通道型MOS 電晶體之耐壓就由汲極層D (或是源極層s )與N型埋設層5 6 之間的耐壓決定。此係因來自汲極層D (或是源極層S)之空 乏層到達N型埋設層5 6為止之故。 尤其是,有關用於移位電路中之高耐壓MOS電晶體雖 需要例如2 0 V左右的源極·汲極耐壓,但是由於其係由汲 極層D (或是源極層s )與N雙埋設層5 6之間的耐壓所決定, 所以可明白很難實現該目標耐壓。 因此,可考慮加厚形成N蜇磊晶矽層5 1,並加大汲極 層D (或是源極層s )與N型埋設層5 6之間的距離Xd (參照第1 圖)。然而,如此一來,p塑井區5 2 B與P型埋設層5 5之間將 遠離,而無法獲得設置p型埋設層5 5之效果,亦即無法獲 得減低井電阻及提高閉鎖耐性的效果。 因此,在本實施形態中係將N型蠢晶石夕層5 1形成層豐 二層的構造(以下,稱為二層磊晶矽層構造)。亦即,在P 型單晶矽基板5 0上之N型埋設層5 6的預定形成區域利用離 子植入法等導入N型雜質(銻或砷)之後,氣相成長第一 N塑 蠢晶秒層5 1 A。之後,在P嘰埋設層5 5、下隔離層5 8之預定 形成區域利用離子植入法等導入P型雜質(硼等)之後,氣
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五、發明說明(21) 相成長第二N型磊晶矽層5 1 B。 上述N型雜質及P型雜質雖係在氣相成長中進行熱擴 散,但是為了取得充足的擴散距離1 施指定的擴散 步驟。之後,⑨第二N型蟲晶石夕層5ΐβ之上面利用離子植入 或熱擴散法導入雜質,以形成P型井區52A、52B、52C。 又’同樣地,开》成與下隔離層58從上下方向一體化的上隔 離層5 9 ° 藉此,如第12圖所示,有關電荷傳輸用M0S電晶體 M2之形成區域,P型井區52A、52B係形成於第二歷蟲 晶矽層51B内,而在P型井區52A、52B之下方連接形成P型 埋設層5 5。P塑埋設層5 5係橫跨第—n型磊晶矽層5 1 A與第 二N塑磊晶矽層5 1 B之邊界所形成,且於p型埋設層5 5之下 方連接形成N塑埋設層5 6。 因而,藉由採用一層蠢晶構造,p型埋設層5 5與N型 埋設層5 6之重疊區域就會變窄,結果P型埋設層5 5就會在 上下方向寬幅地形成。因此,可加大電荷傳輸用M0S電晶 體Μ1、Μ 2之汲極層D (或是源極層S)與μ型埋設層5 6之距離 Xd 1,且可確保源極·沒極耐壓。 如第1 3圖所示,有關高耐壓M0S電晶體亦為相同。亦 即,P裂井區5 2〔係形成於第二N型磊晶矽層5 1 B内,在P型 并區5 2 C之下方連接形成P型埋設層5 5。P型埋設層5 5係橫 产第〆N型磊晶矽層5 1 A與第二N型磊晶矽層5 1 B之邊界所形 5,且於P瘦埋設層5 5之下方連接形成N型埋設層5 6。 然後,於井區52C内形成有高而f壓M0S電晶體。南
571440 五、發明說明(22) 耐壓M0S電晶體,係具有高濃度之源極層n +S與高濃度之;:及 極層N +D、低濃度且較深的源極層N —S與低濃度且較深的沒 極層N —D、以及形成於閘極絕緣膜上的閘極g。 因而’藉由採用二層磊晶構造,p型埋設層5 5與N型 埋設層5 6之重豐區域就會變窄,結果p雙埋設層$ $就會在 上下方向寬幅地形成。因此,可加大高耐壓M〇s電晶體之 及極層(或是源極層)與N型埋設層5 6之距離X d 2,且可確保 源極·沒極耐壓。 一 ^ 1 4圖至第1 6圖係顯示二層磊晶矽層構造之製造方法 的不#意0圖_°該製造方法雖可以共同適用於第1 3圖之高耐壓 f〇S電晶/體、、第12圖之電荷傳輸用M0S電晶體Μ卜M2中,但 疋在彡、六適用第1 3圖之高财壓M0S電晶體的情形加以說 首先 9 如第 1 /1 A \ r-i 二 ^儿 弟1 4 ( A )圖所示,在P型單晶矽基板5 0之表 的N型雜質。# §作罩幕(maSk)而選擇性地擴散如錄或石申 resistance^,⑽可形成N型層56。其薄膜電阻(sheet “一 為3〇Ώ/□左右。 ,氣相成長第一 Ν型磊晶矽層 電阻係數以1至2Ω · cm左右 N型磊晶矽層51 A中,並成為 5二,心?)圖广 為宜。N型層56^1 右’ N,埋設層56。’、R散於第一 在第一 N型磊晶矽層5 1 A上
接著,如笛q 4 / 形成光阻層91 '4上C)圖所示 形成區域上離早2在?型埋設層55及P型下隔離層58之預定 卞植入例如硼之P型雜質。其加速電壓為
314261.ptd 第27頁 571440 五、發明說明(23) 1 60KeV,劑量為lx 1 0 14/cm2左右。之後,在1 00(TC下進行1 小時左右的熱擴散處理。 其次,如第15(A)圖所示,在第一 N型蠢晶石夕層5 1 A上 氣相成長第二N型磊晶矽層5 1 B。其厚度以2至4// πιέ右, 電阻係數以1至2Ω · cm左右為宜。藉此,橫跨於第一 Ν型 磊晶矽層5 1 A與第二N型磊晶矽層5 1 B之邊界上,可形成P型 埋設層5 5。同時形成P型下隔離層5 8。 接著,如第1 5 ( B )圖所示,在第二N型磊晶矽層5 1 B上 形成光阻層9 2,並將光阻層9 2當作罩幕而在P型井區5 2 C之 預定形成區域上離子植入例如硼之P型雜質。其條件係加 速電壓為40KeV、劑量為3x 1 0 14/cm2。之後,當去除光阻層 9 2,並在1 0 0 0°C下進行1小時左右的熱擴散處理時,就可 在第二N型磊晶矽層5 1 B内形成有P型井區5 2 C。 其次,如第1 6 ( A )圖所示,在第二N型磊晶矽層5 1 B上 形成光阻層9 3,並將光阻層9 3當作罩幕而在P型上隔離層 5 9之預定形成區域上離子植入例如硼之P型雜質。其條件 係加速電壓為4 0 K e V、劑量為lx 1 0 14/ c m 2。之後,當去除光 阻層9 3,並在1 0 0 0°C下進行1小時左右的熱擴散處理時, 就如第1 6 ( B )圖所示,可形成P型上隔離層5 9。P型上隔離 層5 9係與下隔離層5 8—體化。 如以上所述,藉由採用二層蠢晶構造,P型埋設層5 5 與N型埋設層5 6之重疊區域就會變窄,結果P型埋設層5 5 就會在上下方向寬幅地形成。換言之,可形成更深的P型 井區5 2。較深的井係有利於高耐壓化。亦即,由於可加大
314261.ptd 第28頁 571440 五、發明說明(24) ^------ 局财壓M0S電晶體之& 距離,所以可提高源#極層(或是源極層)與N型埋設層56之 软 本極·汲極耐壓。 壓,如第13圖i Ϊ提=高对塵M〇S電晶體源極.汲極耐 濃度之汲極層ND,且:要曲低濃度之汲極層N_D形成較深於高 度之源極層N +S即可。[f度之源極層N —S形成較深於高濃 乏層,以緩和電場集中=因擴展來自汲極(或是源極)之空 在該情況下,藉,私,。 汲極層N -D (或是低濃声、、木一層磊晶構造,由於低濃度之 Xd2會變大,所以可防^原極層N幻與N型埋設層56之距離 層ND(或是低濃度源才H &極耐壓由低濃度之沒極 決定的情形。亦即,it N—S)與N型埋設層56之間的耐壓所 更佳的高耐壓化。 ㈢挖致閉鎖耐性降低等,而可追求 在此,當就作為目 、、 、 關係加以補充時,則右π之源極·汲極耐壓與磊晶條件> 況,第一 N型磊晶矽層5U之厚度為μ Ν型磊晶矽層51Β之厚度為3. 5/(z m。 又’上述二層磊晶構造係具有可以較少的熱 I 成較深之P型井區的效果。亦即,由於p型井區5 2 A文里形 52C係與其下方之埋設層55—體化,所以1拼、52δ、 設層55之深度可視為Ρ型井區的深度。 貝貝上P+型埂 例如,CMOS之Ρ型井區雖係從基板表面使硼等 散至基板内部所形成,但是為了要形成較深并/貝擴 就有必 該情況下,第 況,第一 N型磊晶矽孱u 在以耐壓30V為目標的情
314261.ptd 第29頁 571440 五、發明說明(25) 要在高溫下進行長時間的熱擴散處理。 相對於此,在二層磊晶構造中,由於係使P型埋設層 5 5從第一 N型磊晶矽層5 1 A擴散至第二N型磊晶矽層5 1 B,並 使P型井區5 2 A從第二N型磊晶矽層5 1 B擴散至下方,所以可 格外地抑制熱處理量。 例如,為了要形成同深度的井,在習知之CMOS製程中 必須將熱處理溫度設在1 2 0 0 C ’相對於此’在二層蠢晶構 造中就如上所述只要約1 1 0 o°c即已足夠。藉此,由於可抑 制P型井區5 2 A、5 2 B、5 2 C之橫向擴散,結果可縮小電荷泵 裝置之圖案面積。 第1 7圖係顯示第7圖所示之電荷泵裝置之電荷傳輸用 M0S電晶體Ml、M2、M3、M4之裝置構造剖面圖。另外,有 關與第1 2圖相同的構成部分係附記相同的元件符號,並省 略其詳細說明。 在二層蠢晶構造中’係在弟二N型蠢晶碎層51B内’分 別鄰接形成有P型井區52A、52B、及N型井區80A、80B。上 述四個井區係藉由設於鄰接區域内的P型下隔離層5 8及P型 上隔離層59而互相隔離。 然後,在P型井區52A内形成有N通道之電荷傳輸用M0S 電晶體Μ 1,而在P型井區5 2 B内形成有N通道之電荷傳輸用 M0S電晶體M2。對Ν通道之電荷傳輸用M0S電晶體Ml的閘極 施加反轉移位電路S 1之輸出電壓V S 1,而對N通道之電荷傳 輸用M0S電晶體M2的閘極施加反轉移位電路S2之輸出電壓 V S 2。而且,分別將N通道之電荷傳輸用MO S電晶體Μ 1的没
314261.ptd 第30頁 571440 五、發明說明(26) " 〜 ----- 極層連接在P型井區5 2 A上,將N通道之電荷曰 體M2的汲極層連接在p型井區52β上。 、則M0S^ 0a 又,在N型井區80A内形成有p通道之電荷 M3’而在N型井區80B内形成有通道之電荷电 電晶體M4。對P通道之電荷傳輸用M〇s電晶體们的〃極 非反轉移位電路S3之輸出電壓VS3,而對p通道之電荷 電晶體M4的閘極施加非反轉移位電路S4之輸出電壓别 層 M4
又,分別將隨迢之電荷傳輸用M0S電晶體M3的汲 連接在N型井區80A上,將p通道之電荷傳輸用M〇s電晶 的汲極層連接在N型井區8 0 B上。 a 位 壓 又,P型單晶石夕基板5 0係被偏壓成接地電位或負命 同日寸N型蠢晶石夕層5 1 B係被偏壓成電荷泵事置之^ Vout。 、 别出 若依據上述構成之電荷泵裝置,則由於可抑制電 輸用M0S電晶體Ml至M4的背閘偏壓效應,所以可減低°7、 電阻,並實現大電流的電荷泵裝置。 —、i 而且,由於將電荷傳輸用M0S電晶體…至M4形成於N 磊晶矽層51B内,並藉由P型下隔離層58及p型上隔離層59 加以隔離,並不會形成由寄生雙載子電晶體所構成的9 電晶體,所以可提高閉鎖耐性。 [發明之效果] 如以上說明,若依據本發明,則因藉由設置埋設 層55以減低P型井區52C之井電阻,故可提高閉鎖对性。°
314261.ptd 第31頁 571440 五、發明說明(27) 又,藉由層疊第一及第二磊晶矽層51A、51B,更將P型井 區5 2 C與p型埋設層5 5—體化,即可以較少的熱擴散量來形 成實質較深的井區。藉此,可邊抑制圖案面積而邊提高 M 0S電晶體之对壓。 此外,藉由設置與Ρ型埋設層5 5之下方相接形成,且 將Ρ型井區5 2 C從單晶矽基板5 0以電性隔離的ν型埋設層 5 6 ’ Ρ型井區5 2 C之電位即可從單晶矽基板5 〇獨立設定。藉 此,若將M0S電晶體之汲極層N+D與ρ型井區52c以電性連曰 的話,則可獲得抑止M〇s電晶體之背閘偏壓效應的效果。 再者,若將本發明應用於電荷泵裝置之電 f〇S電晶體或移位電路之高对壓M〇s電晶體中,::二 问閉,耐性,ϋ可依電荷傳輸$刪電 、又于 低而達大電流化’ 1提高高对壓腸電晶 == 耐壓等的效果。 你極·沒極
第32頁 571440 圖式簡單說明 【圖式簡單說明】 第1圖係顯示本發明第一實施形態以本發明之BICMOS 技術所形成之裝置構造示意圖。 第2圖係顯示本發明第一實施形態以B I CMOS技術所形 成之裝置構造示意圖。 第3圖係顯示本發明第一實施形態之縱型PNP雙載子電 晶體剖面圖。 第4圖係顯示本發明第一實施形態之電荷泵裝置之剖 面構造不意圖。 第5圖係本發明第二實施形態之電荷泵裝置剖面圖。 第6圖係本發明第三實施形態之電荷泵裝置剖面圖。 第7圖係本發明第四實施形態之電荷泵裝置剖面圖。 第8 ( a )至(c )圖係顯示本發明第四實施形態之反轉移 位電路S 1、S 2之電路構成及動作波形示意圖。 第9 ( a )至(c )圖係顯示本發明第四實施形態之非反轉 移位電路S 3、S 4之電路構成及動作波形示意圖。 第1 0圖係顯示本發明第四實施形態之電荷泵裝置中之 時鐘脈波及電荷傳輸電晶體之閘極信號之相位關係示意 圖。 第1 1圖係顯示本發明第四實施形態之電荷泵裝置之各 抽取節點(pumping node )之電壓波形VI、V2、V 3示意圖。 第1 2圖係顯示本發明第四實施形態之電荷泵裝置之電 荷傳輸用電晶體Μ卜Μ 2之構造的剖面圖。 第1 3圖係顯示用於本發明第四實施形態之電荷泵裝置
314261.ptd 第33頁 571440 圖式簡單說明 中之N通道型高耐壓M0S電晶體Μ 1 1、Μ 1 2之裝置構造剖面 圖。 第1 4 ( A)至(C )圖係顯示二層磊晶矽層構造之製造方法 的示意圖。 第1 5 ( A )、( B )圖係顯示二層磊晶矽層構造之製造方法 的示意圖。 第1 6 ( A )、( B )圖係顯示二層磊晶矽層構造之製造方法 的示意圖。 第1 7圖係顯示本發明第四實施形態之電荷泵裝置之電 荷傳輸電晶體M:L、M2、M3、M4之裝置構造剖面圖。 第1 8圖係習知例之四級迪克生電荷泵裝置的電路圖。 第1 9圖係習知例之電荷泵裝置的電路圖。 第2 0圖係以CMOS構造來實現習知例之電荷泵裝置之情 況的剖面圖。 第2 1圖係根據習知例之電荷泵裝置在動作開始時V卜 V 2之電路模擬所得的波形圖。 10 P型半導體基板 20、54、80A、80B N 型井區 31、32、52、52A、52B、52C P 型井區 4卜 42 P +層 51 時脈驅動器(第1 8、 19圖) 52 電流負載(第1 8、 19圖) 50 P型單晶矽基板 51 N型磊晶矽層(第1至 4圖) 53 基板偏壓用P型層 55' 68 P型埋設層
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圖式簡單說明 56、61、69 N型埋設層 5 7、7 0 重疊區 58 P型下隔離層 5 9 P型上隔離層 60 P型基底區 62 場氧化膜 6 5 N型基底區 66 集極取出用P型層 6 7 P型層 71 N型層 90 罩幕 91、92、93 光阻層 D1至D5 二極體 Ml至 M5、Ml 1 至 Ml 6 MOS電 A、B 電位(第8(a)至9(c)圖) B 基極取出用p型層、基極取出用N型層(第1至4圖 C N型層 D 汲極層 E 射極層 G 閘極 S 源極層 I 〇 u t定電流 I N V 反相器 C1至C4耦合電容器 CL 輸出電容 CLK、 CLKB、 CLK, 、 CLKB, 、F 1、F 2 時鐘脈波 S 1、S 2 反轉移位電路 S 3、S 4非反轉移位電路 Trl> Tr3 NPN電晶體 Tr2、 Tr4 PNP電晶體 VI 電壓降 Vd順向偏壓二極體電壓 V i η輸入電壓 Vout 升壓電壓 VS卜 VS2、 VS3、 VS4 輸 出電壓 △ V d S 汲極·源極間電壓 VI至 V3、vn、V12、Vds 電壓 Vdd電源電壓 v t h閾值電壓 V0 振幅

Claims (1)

  1. 571440 六、申請專利範圍 1. 一種半導體裝置,其特徵為具備有: 第一導電型單晶半導體基板; 成長於該單晶半導體基板上的第二導電型之第一 蠢晶半導體層; 層積於該第一磊晶半導體層上的第二導電型之第 二蠢晶半導體層, 形成於該第二磊晶半導體層内的第一導電型井 區, 與上述第一導電型井區之底部相接的第一導電型 埋設層;以及, 形成於上述第一導電型井區内的M0S電晶體;其 中, 上述Μ 0 S電晶體更具有:向濃度源極層及南濃度〉及 極層、以及比該高濃度源極層及高濃度沒極層擴散較 深的低濃度之源極層或/及汲極層。 2. 如申請專利範圍第1項之半導體裝置,其中,設置與上 述第一導電型埋設層之下方相接形成,且將上述第一 導電型井區從上述單晶半導體基板以電性隔離的第二 導電型埋設層。 3. 如申請專利範圍第2項之半導體裝置,其中,於上述第 一導電型井區内設有與該井區同導電型的井電位設定 用擴散層。 4. 如申請專利範圍第3項之半導體裝置,其中,將上述井 電位設定用擴散層與上述M0S電晶體之汲極層予以連
    314261.ptd 第36頁 571440 六、申請專利範圍 接。 5. —種半導體裝置之製造方法,其特徵為包含有: 在第一導電型之單晶半導體基板上成長第二導電 型之第一磊晶半導體層之步驟; 對上述第一磊晶半導體層之指定區域導入第一導 電型雜質之步驟; 在上述第一磊晶半導體層上成長第二導電型之第 二磊晶半導體層之步驟; 利用上述第一導電型雜質之擴散形成第一導電型 埋設層之步驟; 對上述第一導電型埋設層上之第二磊晶半導體層 的區域導入第一導電型雜質之步驟; 利用上述第一導電型雜質之擴散形成與上述第一 導電型埋設層相接的第一導電型井區之步驟;以及, 在上述第一導電型井區内形成南而ί壓MO S電晶體之 步驟。 6. 如申請專利範圍第5項之半導體裝置之製造方法,其 中,形成上述高耐壓M0S電晶體的步驟,係包含有形成 比高濃度源極層及高濃度汲極層擴散較深的低濃度之 源極層或/及汲極層的步驟。
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