TW569320B - Method for defining a dummy pattern around alignment mark on a wafer - Google Patents

Method for defining a dummy pattern around alignment mark on a wafer Download PDF

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Description

569320 五、發明說明（1) 發明領域： 圖案在，之對準標記週邊；義輔助 及在晶圓上—爲:明並提供—種具有對準標記之晶圓 學機械彳之光罩，以防止化 相關技術說而發生微粒污染。 要且：ϊί導體製程中’有關黃光機台之各層對準曰益重 準機以：度ΐ要求更加嚴格。而現有較進步之黃光對 早栻口的對準方式，因機型之不同而有所差里，盆 =开業使用的如舰機型，其對準原理為在晶圓左右兩 成對準標記（alignment mark)，並利用光學方法而 2準的找到此對準標記。在半導體前段製程中通常不會傷 σ到此對準標記，而能夠使每次實施曝光對準能夠很輕易 地完成。並且在以往的後段製程中由於沒有實施平坦化而 使得對準標記能夠不遭破壞。 然而’在化學機械式研磨（chemical mechani cal polishing, CMP)的技術引進於淺溝槽隔離（shall〇w trench isolation, STI )製程，對準標記周圍之由氮化 石夕層（用作定義溝槽圖案之罩幕層）所構成的大面積空白 區域（無圖像區域），由於研磨厚度不足，而在後續製程 中造成微粒污染。 為了解決上述問題’通常是在晶圓對準區對準標標記 週邊形成輔助圖案（dummy pattern)，用以減少對準區 中無圖像區域，防止在進行淺溝槽隔離之化學機械研磨之
0389-7882twf(n);IDF200203028;P910145;spin.ptd 第5頁 569320 五 發明說明（2) 一__ 後產生氮化石夕殘留。值 遮板來遮蔽部分的元Γΐΐ光ΐ輔助圖案之方法係採用 式轉移至對準區 '然而，此3 φ將元件圖案以拼凑的方 :有-間足巨，所以在定義圖案士罩之間 地轉移至晶圓i，且無法在對準區=工=法精準 微粒污染。另夕卜，有無法有效防止 式來去除殘留的氮化石夕層。不；3 (0二poli:h)的方 如角落BM匕，而失去對；作；幸地對準標記會受損’例 發明概述： 有鑑於此，本發明之目的在於提供一 :=邊：義輔助圖案之光罩，#以在晶圓之對㈡準 成輔助圖案。 本發明之另一目的在於提供一種在晶圓之對準 邊定義輔助圖案之方法，藉以防止在進行淺溝 之化學機械研磨製程之後產生微粒污染。 、、，°構 根據上述之目的，本發明提供一種在晶 :邊定義輔助圖案之光罩’包括：一第一輔助圖;n 第一輔助圖案區具有一第一圖案，用以遮蔽對準椤 一第二圖案，用以在對準標記之週邊定義一第一=助 案；以及一第二輔助圖案區，此第二輔助圖案區且三 i圖圖案之週邊定義-第二輔助圖 案。再者，第二圖案及第三圖案係由複數島狀 條狀結構、複數島狀結構與複數條狀結構、複數洞口13
569320 五、發明說明（3) 數條狀開口、以万％私 成。 及複數洞口與複數條狀開口之任二種所構 根據上述之另一目 標記週邊定義辅助圖荦之方2發明提供一種在晶圓之對準 圓，晶圓具有一對準Ϊ方法·，包括下列步驟··提供一晶 由-光罩來實施一微影钮二】準標記；藉 第二輔助圖案；其中此光:輔：；案週邊定義- 圖案，第二輔助有一第一圖案及-第二 及第三圖案係由複數島狀第：：：。再者，第二圖案 結構與複數條狀結構、複叙稷^條狀結構、複數島狀 數洞口與複數條狀開口之任二：：：數條狀開口、以及複 較佳實施例之詳細說明： 成。 首先，請參照第丨圖，复 之對準標記週邊定義輔助圖案曰之不/置根/本發明之在晶圓 有第-輔助圖案區12、第二輔 ^圖’ A罩10上具 16。在本實施例中，需注意 一元件圖案區 案區16。亦即，光罩10只作ϋ10亦可不具有元件圖 接下來，請參照第2a圖42輔=案用° 圖案㈣之平面放大圖。L輔==中第-輔助 圖案i2a及一第二圖案12b。第輔='12中具有-第-之對準標記（未繪示），其大體：=2“糸用以遮蔽晶圓 第二圖™以在對準標記體:週 0389-7882twf(n);IDF200203028;P910145;spin.ptd 569320 五、發明說明（4) 示i ’其由複數島狀結構所構成，且這些島狀結 寬度係依照第一圖案12a宽度而決定，使島狀 齊第-圖案⑸。在本實施例中，第二圖案i2b亦 :土^洞口所構成’ i這些洞口之間間距寬度同樣依照 圖案12a寬度而決定，如第2b圖所示。 接著’言青參照第2c圖，其繪示出第2圖中第一輔助圖 :品1 2之另一型悲之平面放大圖。第二圖案丨2b係由複數 二欠結構所構成，且14些條狀結構之間間距寬度係依照第 一圖案12a寬度而決定，使條狀結構可對齊第一圖案123。 在本實施例中，第二圖案12b亦可由複數條狀開口所構 ， 且這些條狀開口之間間距寬度同樣依照第一圖案1 2 a 寬度而決定，如第2b圖所示。再者，第二圖案12b亦可由 複數島狀結構及複數條狀結構（未繪示）或是複數洞口及 複數條狀開口 （未繪示）所構成。 接下來’請參照第3 a圖，其繪示出第1圖中第二輔助 圖案區14之平面放大圖。第二輔助圖案區14中具有一第三 圖案14a ’其用以在第一輔助圖案之週邊定義第二輔助圖 案（未繪示）’且由複數島狀結構所構成。在本實施例 中’第三圖案1 4 a亦可由複數洞口（如第3 b圖所示）、複數 條狀結構（如第3c圖所示）、以及複數條狀開口（如第％圖 所示）之任一種所構成。同樣地’第三圖案亦可由複°數 島狀結構及複數條狀結構（未繪示）或是複數洞口及複數 條狀開口（未繪示）所構成。 接下來’請參照第4圖’其繪示出根據本發明之具有
569320 五、發明說明（5) 對準標記之晶圓經過淺溝槽隔離製程後之平面上視圖。此 晶圓包括一半導體基底100，此基底1〇〇具有一對準區 (alignment area) 102 及一元件區（product area) 104。在對準區l〇2上設置有一對準標記（alignmerU mark，AM) 102a及位於對準標記丨〇2a週邊之具有重複性結 構之輔助圖案（dummy pattern)(未繪示），其中此輔 助圖案可藉由第1圖之光罩來形成。 ^ 接下 之平面放 圖案102b 成，其可 一輔助圖 之光罩之 性地形成 接下 之另一型 之第一及 數條狀開 全佔滿對 區1 4在第 102c至完 需注 可由複數 狀開口所
來’請參照第5圖，其繪示出第4圖中對準區1 〇 2 大圖。在本實施例中，對準區丨〇 2中之第一輔助 係藉由第1圖之光罩之第一輔助圖案區12所形 為複數洞口或複數島狀結構。需注意的是，當負 案102b無法完全彳占滿對準區時，可藉由第ip 第二輔助圖案區14在第一輔助圖案1〇21)週邊重冷 第二輔助圖案102c至完全佔滿對準區1〇2。 ^ ’凊參照第6圖，其繪示出第4圖中對準區1 〇 2 悲之平面放大圖，在本實施例中，對準區丨〇 2中 第二辅助圖案102b及l〇2c可由複數條狀結構或才; 口所構成。同樣地，當第一輔助圖案102b無法^ 準區102時，可藉由第】圖之光罩之第二輔助圖，
二輔助圖案102b週邊重複性地形成第二輔助圖_ 全佔滿對準區1 〇 2。 ^的是，上述第一及第二輔助圖案1〇“及1〇2^7 狀、’、„構與複數條狀結構或是複數洞口與複數相 構成。
569320 五、發明說明（6) 之斜t來、，配合第7_7f圖說明本發明實施例之在晶圓 出机心Υ己週邊定義輔助圖案之方法。第7a到^圖係繪示 出石第4圖之IM線之剖面示意圖。 首先叫參照第7a圖，提供一晶圓1 〇 〇，晶圓1 〇 0上具 -斟H區102及一元件區104，且在對準區102上設置有 芦1 1 、^δ己1 〇2a。再者，在晶圓100上依序形成一墊氧化 2制π虱化矽層1 1 2及一光阻層1 1 4，準備進行淺溝槽隔 、％，用以形成作為元件隔離用的淺溝槽。 接下來，請參照第7b圖，藉由第}圖之光罩1〇之第一 助圖案區1 2來實施一微影及蝕刻程序，以在對準區丨〇2 =對準標記l〇2a週邊定義一第一輔助圖案1〇2b，且在元件 =04疋義一產品圖案丨丨7。此第一輔助圖案丨係由複數 洞口116或複數條狀開口116所構成。如先前所述，第一辅 =圖案102b亦可由複數洞口與複數條狀開口、複數島狀結 構、複數條狀結構、複數島狀結構與複數條狀結構之任一 種所構成。第一輔助圖案1021)包圍著對準標記1〇2&，且對 準標記102a上的光阻層114並沒有被去除。而元件圖案ιΐ7 中的複數開口 11 8係用以隔離元件。 、 如先前所述，如果對準區（aHgnment area ) 1〇2無 法被第一輔助圖案l〇2b佔滿而使對準區1〇2還是有件多^ 空白（不具有圖案）的部分時，可以在進行微影程序時，、 用上述光罩10之第二輔助圖案區14，在對準區1〇2内曝光 顯影以重複性地形成第二輔助圖案（未繪示）。亦即，蚩 可能的填補對準區1 02中沒有圖案的部分。第二輔助圖案址
569320
可以是由複數洞口、複數條 開口、複數島狀結構、複複數洞口與複數條狀 數條狀結構之任一：所K條；結構、複數島狀結構與複 助圖案係用以填補習=:第一輔助圖案1()213與第二補 ^A ^ d異補S知技術中對準區1 02空白的部分，可 心心=化學機械研磨時，鄰近效應（ΡΓ0Χ1— 其们 1下來，請參照第7c圖，在剝除光阻層114之後，在 1主灸11依序形成一氧化層120及一光阻層丨22。接下 刻程；：：圖’實施一反調（reVerSe t〇ne )微影il ^ f ^ *餘留於氮化矽層11 2上方的氧化層1 20而遷 将Μ成1 11 1 2。其中，位於開口 11 6，11 8内的氧化層1 2 〇 係構成义溝槽隔離氧化層116&，U8a。
、、接下來’凊參照第7 e圖，在剝除光阻層1 2 2之後，對 ^ 1 =隔離氧化層11 6 &，1 1 8 a實施一化學機械研磨並以氮 石曰11 2作為終止層。最後，請參照第7 f圖，以磷酸作
為餘刻劑來去除氮切層112。在本實施例中，由於在對 準，1 0 2+之對準標記102a週邊形成第一輔助圖案1〇2匕，甚 至疋重複性地形成第二輔助圖案，對準區1〇2中不再具有 大面積的無圖像區域。因此，不會在對準區1〇2中產生因 鄰近效應而殘留的氧化層1 2 〇，進而防止在後續化學機械 研磨製程及去除氮化矽層丨丨2時產生氮化矽殘留。亦即， 根據本發明之方法可有效防止微粒污染而提昇產品之良 率0 雖然本發明已以較佳實施例揭露如上，然其並非用以
569320 五、發明說明（8) 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。 «
0389-7882twf(n);IDF200203028;P910145;spin.ptd 第 12 頁 569320
圖式簡單說明 圖式之簡單說明·· ΊΓ々^ Ϊ ί發明之上述目❸、特徵和優點能更明顯易懂 、牛又佳貫施例，並配合所附圖式，作詳細說明如 之在晶圓之對準標記週邊 一輔助圖案區之平面放大 第1圖係繪不出根據本發明 定義輔助圖案之光罩平面圖。 第2a圖係繪示出第1圖中第 圖0 第2b圖係繪示出第1圖 之平面放大圖。 第2 c圖係繪示出第1圖 之平面放大圖。 第2 d圖係繪示出第1圖 之平面放大圖。 第3 a圖係繪示出第1圖 圖。 中第一輔助圖案區之另一型態 中第一輔助圖案區之另一型態 中第一輔助圖案區之另一型態 中第二輔助圖案區之平面放大 型態 第3b圖係繪示出第}圖中第二輔助圖案區 之平面放大圖。 力 型態 第3c圖係繪示出第！圖中第二輔助 之平面放大圖。 口系^之另 第3d圖係繪示出第i圖中第二輔助圖 之平面放大圖。 一&之另一型態 過淺溝槽隔離製程後之平面上視圖
準區平面放大圖。秦 準區之另一型態之平面放大 本發明實施例之在晶圓之對 法刮面示意圖。 12、22〜第一輔助圖案區，· 12b〜第二圖案； 14a〜第三圖案； 1 〇 2〜對準區； l〇2b〜第一辅助圖案； I 04〜元件區； '、 II 2〜氮化石夕層； Π 6、1 1 8 〜開口； 1 2 0〜氧化層； 氧化層。 569320 圖式簡單說明 第5圖係緣示出第4圖中對 第6圓係緣示出第4圖中對 圖。 ' 第7 a到7 f圖係繪示出根據 準標記週邊定義辅助圖案之方 [符號說明] 1 0〜光罩； 12a〜第一圖案； 1 4〜第二辅助圖案區； 100〜半導體基底； 102a〜對準標記； I 03c〜第二輔助圖案； II 0〜墊氧化層； 114、122〜光阻層； 11 7〜產品圖案； 11 6 a、11 8 a〜淺溝槽隔離 0389-7882twf(n);IDF200203028;P910145;spin.ptd 第14頁

Claims (1)

  1. 569320 --皇號91118284 ?少生|C7月lk曰 修丨下S __ 六、申請專利範圍 1 · 一種在晶圓之對準標記週邊定義辅助圖案之光罩， 包括： 一第一輔助圖案區，該第一輔助圖案區具有一第一圖 案，用以遮蔽該對準標記，及一第二圖案，用以在該對準 標記之週邊定義一第一輔助圖案。 2 ·如專利申請範圍第1項所述之在晶圓之對準標記週 邊定義輔助圖案之光罩，更包括一第二輔助圖案區，該第 二輔助圖案區具有一第三圖案，用以在該第一輔助圖案之 週邊定義一第二輔助圖案。 3 ·如專利申請範圍第2項所述之在晶圓之對準標記週 邊定義輔助圖案之光罩，其中該第三圖案係由複數島狀結 構、複數條狀結構及複數島狀結構與複數條狀結構之任一 種所構成。 4 ·如專利申請範圍第2項所述之在晶圓之對準標記週 邊定義輔助圖案之光罩，其中該第三圖案係由複數v洞口 複數條狀開口及複數洞口與複數條狀開口 λ 〇 壮一種所構 5.如專利申請範圍第2項所述之在晶圓之 $ 邊定義輔助圖案之光罩，更包括一元件 準抹5己週 晶圓上定義一產品圖案。 >、Α ，用以在該 b·如專利申請範圍第1項所述之在晶 邊定義輔助圖案之光罩，其中該第二圖曰曰之對準標記週 構、複數條狀結構及複數島狀結檨^係由複數島狀矣 種所構成。 复數條狀結構之任-
    0389.7882twfl(n)；lDF200203028;P910145;spin.ptc
    569320 ---—一·life 91118284 年月日 修正 六、申請專利範圍 '---- 、7·如專利申請範圍第1項所述之在晶圓之對準標記週 邊定義輔助圖案之光罩，其中該第二圖案係由複數洞口 複數條狀開口及複數洞口與複數條狀開口之任一種所構 成0 種在晶圓之在晶圓上 一 之方法，包括下列步驟 提供一晶圓，該晶圓具有一對準區，且該對準區 置有該對準標記；以及 中0又 藉由一光罩來實施一微影程序，以在該對準區 對準標記週邊^義-第—輔助圖案，#中該光罩具有一第乂 一輔助圖案區，其具有一第一圖案及一第二圖案。 > 、9·如專利申請範圍第8項所述之在晶圓上定義對 圮週邊輔助圖案之方法，更包括在定義該第一辅助 ： 後實施一反調微影程序之步驟。 圖案之 1 〇 ·如專利申清範圍第8項所述之在晶圓上定 記週邊輔助圖案之方法，其中該第一 ^皁私 準標記。 ，、m目案係用以遮蔽該對 如專利申請範圍第8項所述之在晶圓上定 記週邊輔助圖案之方法’其中該第 j = 一輔助圖案。 川乂夂義邊第 12.如專利申請範圍第8項所述之在晶圓上定 記週邊輔助圖案之方法，其中該第二圖案係由^ +準私 構、複數條狀結構及複數島狀έ士構鱼# I佟 島狀結 種所構成^ 構與複數條狀結構之任一
    569320 i^jlll8284 修正 六、申請專利範圍 13.如專利申請範圍 ;己；邊輔助圖案之方法，其中該第二；；：以對準標 ;數條狀開口及複數洞口與複數條狀=複；洞口、 成。 一種所構 々w 如專利申請範圍第8項所述之在晶圓上定I 案之方法，其中該光罩更包括-if準標 案品/、/、有一第三圖案。 輔助圖 1S如專利申請範圍第U項所述之 標記週邊輔助圖牵 ^ ^ ^ ^ w上疋義對準 助圖案週邊定更包括错由該光罩在該第一輔 未％逻疋義一第二輔助圖案之步驟。 币補 1 6 ·如專利申請範圍第〗4項所述之在晶 標記週邊輔助圖牵方 ^ _ 疋義對準 結構、複數悴狀二槿叙色中。第三圖案係由複數島狀 -種所構成 構及複數島狀結構與複數條狀結構之任 n.如專利申請範圍第14項所述之在晶圓上 標記週邊輔助圖案之方法…該第三圖案係上由，复義二準 ^成複數條狀開口及複數洞口與複數條狀開口之任一種所 』邊如Λ利阁7範圍第1 4項所述之在晶圓上定義對準 枯忑週邊輔助圖案之方法，其中該光罩更包括一元 區，用以在該晶圓上定義一產品圖案。 Θ茶 1 9 · 一種具有對準標記之晶圓，包括： 一半導體基底，該半導體基底具有一對準區； 一對準標記，設置於該對準區中；以及 0389-7882twfl(n);IDF200203028;P910145;spin.ptc 第 17 569320 修正 曰 顧9111咖 年 日 六、申請專利範圍 -輔助圖f，設置於該對準 其具有重複性結構。 铩记之週邊， 圓，ΐ.Λν1，範圍第19項所述之具有對準標記之晶 案複數島狀結構、複數條狀結構及複數 島狀結構與複數條狀結構之任一種所構成。 21 ·如專利申請範圍第1 9項所述之具有對準標記之晶 、’其中該第三圖案係由複數洞口、複數條狀開口及複數 洞口與複數條狀開口之任一種所構成。
    0389-7882twfl(n);IDF200203028;P910145;spin.ptc 第18頁
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI742148B (zh) * 2017-08-28 2021-10-11 聯華電子股份有限公司 對準標記及其測量方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
US7071074B2 (en) * 2003-09-24 2006-07-04 Infineon Technologies Ag Structure and method for placement, sizing and shaping of dummy structures
US20050286052A1 (en) * 2004-06-23 2005-12-29 Kevin Huggins Elongated features for improved alignment process integration
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7319073B2 (en) * 2005-07-15 2008-01-15 United Microelectronics Corp. Method of reducing silicon damage around laser marking region of wafers in STI CMP process
US9207545B2 (en) * 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Invisible dummy features and method for forming the same
US11152270B2 (en) * 2019-12-01 2021-10-19 Winbond Electronics Corp. Monitoring structure for critical dimension of lithography process

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6391737B1 (en) * 2000-06-29 2002-05-21 Vanguard International Semiconductor Corp. Method of simultaneously forming patterns on a die of an alignment mark and other dies
JP4198877B2 (ja) * 2000-12-25 2008-12-17 株式会社ルネサステクノロジ 半導体デバイスの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI742148B (zh) * 2017-08-28 2021-10-11 聯華電子股份有限公司 對準標記及其測量方法

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