TW561555B - Method for manufacturing a semiconductor device - Google Patents

Method for manufacturing a semiconductor device Download PDF

Info

Publication number
TW561555B
TW561555B TW091120857A TW91120857A TW561555B TW 561555 B TW561555 B TW 561555B TW 091120857 A TW091120857 A TW 091120857A TW 91120857 A TW91120857 A TW 91120857A TW 561555 B TW561555 B TW 561555B
Authority
TW
Taiwan
Prior art keywords
film
conductive film
opening
semiconductor device
conductive
Prior art date
Application number
TW091120857A
Other languages
English (en)
Inventor
Takao Kamoshima
Takeru Matsuoka
Takashi Yamashita
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW561555B publication Critical patent/TW561555B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

561555
本發明係關於半導體裝置以及其製造方法，且特別有 ，於具有為了使上層以及下層之導電層間相連之插塞之半 導體裝置。 習知技術： 近來之半導體裝置，多使用以鎢（w)為材料之插塞 充填接觸窗與介層孔。形成鎢插塞之方法已知的有回蝕 ^ etch back )法與CMP (化學機械研磨）法。 就回蝕法而言，在插塞形成後，必須將金屬配線埋入 插塞凹孔部。另一方面，以CMP法之成型方法中則不需要 埋入如此之金屬配線，且藉由CMP研磨可 , 良。所以，以CMP法形成插塞正成為主流。 並且，以CM P法形成插塞後，為了除去研磨後之金屬 污染以及異物的除去，係以價廉且操作簡便之氫氟酸（HF )進行洗淨。 發明所欲解決的課題： 但是，以CMP法形成鎢插塞，無法避免伴 形成而來之空隙（―）、縫口（s_)等會 =插塞 電器特性劣化之因素。以下，配合圖[ 塞形成時所產生之問題點。 b A之媽插 第7圖係顯示以CMP法來形成鎢插塞之概略剖面圖。第
561555 五、發明說明（2) 7 ( a )圖顯不埋入於接觸窗之狀態，首先，形成層間絕緣 膜102於下層配線層101上而形成接觸窗，為了覆蓋接觸窗 之内壁，而依序形成鈦膜103與氮化鈦膜，再以CVD法形成 鎢膜105。在此，下層配線層101亦可為半導體基板。於埋 入於鎢膜105之狀態中會形成縫口部1〇6於接觸窗内。 第7 ( b )圖係顯不於第7 ( a )圖所示狀態後之狀態， 首先，以CMP法研磨層間絕緣膜1〇2上之鎢膜1〇5而將其除 去’再以氫氟酸溶液洗淨。藉由除去層間絕緣膜丨〇 2上之 鎢膜105，使得僅有接觸窗1〇7内埋入鎢膜1〇5，而形成由 鶴膜105所構成之鶴插塞。 如第7 (b)圓所示，於洗淨時，氫氟酸溶液會將鎢膜 1 0 5與層間絕緣膜1 〇 2間之鈦膜1 〇 3劇烈地溶解，所以位於 接觸窗外側之層間絕緣膜會後退而形成間隙1 〇 8。 再者’若間隙1 0 8達到下層配線層（或半導體基板） 101時，下層配線層（或半導體基板）1〇1會被氫氟酸所除 去而形成如第7 (b)圖所示之空隙1〇9。 因此’由於形成空隙1〇9，而產生介層電阻與接觸電 阻增大之問題。此外，空隙丨09亦為引起開口不良之原 因。故而’將妨礙半導體裝置之高速化，甚者，將使得信 賴性降低。 ° 再者’於第7 ( b )圖所示之研磨狀態後，由於研磨而 除去縫口部106之上部之鎢膜105，使得縫口部丨〇6之内側
2118-5186-PF(N);ahddub.ptd· 第6頁 561555 五、發明說明（3) '— 層配線之接觸面積縮小等之問題。 第8圖係顯示鎢膜1 0 5與上層配線之接觸面積縮小之狀 態之平面圖，由第7 ( b )圖之狀態，例如，顯示形成由叙 所構成之金屬配線110於鎢膜105上。在此，第8 (a )圖係 顯示金屬配線丨10與縫口部1〇6相重疊之例子。此外，第/、 (b )圖係顯示金屬配線11 〇落在縫口部1 〇 6外之例子。於 第8 ( a )與第8 ( b )圖中，斜線處係顯示金屬配線丨丨〇與 鎢膜105接觸之區域。 、 如第8 (a)圖所示，於金屬配線110與縫口部ι〇6相重 4之情形中，當縫口部1〇6越大，金屬配線110與由鶴膜 1〇5所構成之插塞之接觸面積越小。因此，由於金屬配^ 110與鶴膜105之接觸面積縮小’將產生使得耐電磁性 半導體裝置之信賴性下降之問題。 之 再者，如第8 (b)圖所示，於金屬配線11〇落在縫口 部106外之情形中，縫口部丨〇6之上方完全露出。因此，當 乾#刻鋁等之金屬配線材料時，沿著縫口部丨〇 6之形狀，胃 將使得側面姓刻侵入金屬配線11 〇之側壁。故而，由於接 觸面積降低，將產生耐電磁性等之信賴性劣化之問題。 更甚者，當使用雙氧水以CMP研磨鎢膜1〇5時、研磨後 之洗淨時、或者為形成金屬配線而進行姓刻時所進行之聚 合物除去處理，都會使得潮濕液體滲入縫口部丨〇 6内而產 生插塞腐蝕之問題。故而，產生插塞電器特性劣化之門 題。 再者，以CMP法研磨鎢膜1 05而形成鎢插塞之情形，將
2118-5186-PF(N);ahddub.ptd 第 7 頁 561555 五、發明說明（4) 會產生金屬配線微影之對準以及重合檢查之標記部之精度 的劣化問題。 第9圖係顯示產生對準以及重合檢查之標記部之精度 劣化情形之概略剖面圖。在此，第9 ( a )圖係顯示鎢膜 105初形成之狀態，第9 (b )圖係顯示以CMP法研磨後之狀 態。 於第9圖中，在形成於層間絕緣膜1 〇 2上之開口部丨J 2 之上’透過阻障金屬膜111，形成鶴膜1〇5。在此，阻障金 屬膜111係為如第7圖所示之鈦膜丨〇3以及氮化鈦膜1〇4之沉 積膜。如第9 (a )圖所示，鎢膜1〇5係沿著開口部112之内 壁而形成，因而，如第9 (b)圖所示之研磨後之狀態，形 成段差105a於開口部112之中央。而金屬配線微影之對準 以及重合檢查將利用此段差1〇5&來進行。 但是，以CMP法研磨 間絕緣膜1 0 2之開口部11 2 生段差1 0 5 a縮小之問題。 並無法完全除去標記部中之層 之底部之鎢膜105，因此，將產 為此，以CMP法形成鶴插塞之情形，者 與使用回蝕法之情形相二問題發生。因此， 劣化之問題發生。 有對準以及重合檢查精度 半導體裝置之插塞之 以及重合檢查之精 本發明係為解決上述問題，提 電器特性與信賴性，並同時提高對 度0
)01555 五、發明說明（5) 用以解決課題的手段·· 導電明之半導體裝置’將用以電性連接上廣及下層之 口 、a之導電體埋入至形成於半導體基板之絕緣膜之開 上^導電體包括··第一導電膜，埋入於上述開口，且 :係立於較上述絕緣膜之上面為低之下層；以及第二導 與上述上述開口内之上述第一導電膜上’且上面係 义絕緣膜之上面大體為同一面。 上，Si於上述開口内’形成空隙於上述第一導電膜 精由上述第二導電膜，密閉上述空隙。 之上/述開口之直徑的1/2之值係較自上述絕緣膜 上述第一導電膜之上端之深度為大。 形成第-密接層於上述開口之内壁以及底部。 上面為⑻之第：密接層係形成於較上述第-導電膜之 面，开;成ΐ二:覆蓋上述第二導電膜之側面以及下 向，形成第二密接層。 藉膜述第—密接層係由包括鈦膜與氮化鈦膜之沉 積膜士：包括鈕膜與氮化鈕膜之沉積膜所構成。 務膜述第二密接層係、由包括鈦膜與氮化鈦膜之沉 積膜2包括组膜與氮化组膜之沉積膜所構成。 ，者’將上述開口之内壁之上部中之上 之上述鈦膜之上端部氧化或氮化。 密接層 再者》本發明之半導體梦¥ 半導體基板上；第一導電膜H包括：絕緣冑’形成於 币导t冑«沿著上述絕緣膜上所形成 _ 第9頁
2118-5186-PF(N);ahddub.ptd 561555
之開口之内壁的周圍而形成 之上面為低之下層；以及第 導電膜上之上述開口内，且 附近之上面。 ’且上端係位於較上述絕緣膜 二導電膜，埋入包括上述第一 設計有段差於上述開口之中心 驟 膜 再 再 再 形 而 埋入於 入於上 膜，將 上述開 之上面 及上述 膜露出 再 上述凹 步驟中 孔内。 者，上述 者’上述 者，本發 成絕緣膜 形成貫穿 上述開口 述絕緣膜 上述第一 口内所殘 為低而形 絕緣膜上 ，埋入上 者，餘刻 孔之底部 ，透過上 第一導 第二導 明之半 於半導 上述絕 之内壁 上以及 導電膜 存之上 成凹孔 ;以及 述第二 上述第 電膜係 電膜係 導體裝 體基板 緣膜之 以及底 上述開 自上述 述第一 ;形成 研磨上 導電膜 一導電 以及内壁；以 述第二密接層 由鶴膜或銅 由嫣膜或銅 置之製造方 上；選擇性 開口；形成 部；形成第 口内；蝕刻 絕緣膜上除 導電膜之上 第二導電膜 述第二導電 於上述凹孔 膜後，再形 及於形成上 ，形成第二 膜所構 膜所構 法包括 地除去 第一密 一導電 上述第 去，同 面較上 於上述 膜直至 内。 成第二 述第二 導電膜 成。 成。 下列步 上述絕緣 接層用以 膜用以埋 一導電 時為了使 述絕緣膜 凹孔内以 上述絕緣 密接層於 導電膜之 於上述凹 再者，於蝕刻上述第一導電膜之步驟中，上述凹孔之 深度係較上述開孔之直徑的1 / 2為小。 再者，於蝕刻上述第一導電膜之步驟中，完全地除去 上述開口之底部之至少一部份中之導電膜。
2118-5186-PF(N);ahddub.ptd 第10頁 561555 五、發明說明（7) 電 m 再者，形成鎢膜以作為上述第一導電膜或第二導電 再者，形成銅膜以作為上述第一導電膜或第二導 姑疏再者，於形成上述第一密接層之步驟中，上述第一密 ^層係由包括欽膜與氮化鈦膜之沉積膜或是包括鈕 化鈕膜之沉積膜所構成。 、興， 再者，於形成上述第二密接層之步驟中，上述第二密 :層:由包括欽膜與氮化鈦膑之沉積膜或是包； 化组膜之沉積膜所構成。 、興 一 再者，於形成上述第一密接層之步驟中，形成上述第 一密接層以作為包括鈦膜與氮化鈦膜之沉積膜，於蝕刻上 述第一導電膜之步驟後，將上述開口之内壁之上部中之上 述第一密接層之上述鈦膜之上端部氧化或氮化。 再者，藉由氧氣電漿處理或氧氣退火，將上述鈦膜之 上端部氧化。 再者，藉由氮氣電漿處理或氮氣退火，將上述鈦膜之 上端部氮化。 發明的實施例： 以下，配合圖面，說明本發明相關之實施例。 第一實施例 第1與第2圖係依照步驟順序顯示關於本發明之第一實
2118-5186-PF(N);ahddub.ptd $ 11頁 301：)：)：) 五、發明說明（8) 施例之半導體裝置之製造方法之 第1與第2圖說明第一實施例概略面圖。以下，將以 方法。 、導體裝置之構造以及製造 首先，形成層間絕緣祺2於 膜2覆蓋導電層1。在此，導守％層1上，而以層間絕緣 於半導體基板上之配線層。接—1係為半導體基板或形成 膜2，而形成到達配線層i之=丄選擇性地除去層間絕緣 成由鈦膜3與氮化鈦臈4之開口 )。之後，形 -密接層）於接觸窗7之内二膜二構成之阻障金屬膜（第 …第-導電膜）於==絕：膜2上，再形成 7。此時，形成縫口部6 (办 埋入於接觸窗 此狀態係如第1 (〇圖於接觸窗7内之鎢膜5上。 f t接著、如a第1 (b )圖所示，以氮化鈦膜4作為阻絕層 (stopper )來進行回鈕。益 f句阻絕層 膜5，更僅除去既定量除去層間絕緣膜2上之鎢 ⑷圖所示，形觸窗7内之鶴膜5 °此外，如第1 直徑為D之凹孔8 Λ 欽膜4之上面為山之深度’與 露出於外。 藉此，使得形成於接觸窗7内之縫口部6 接著’⑹第1 (C)圖所示形成鎢膜9而埋入於 二Γ二沉積鶴膜9於接觸窗7内之鶴膜5上，而藉由辑膜 9密閉露出之縫口部6。 稽田螞膜 接者，如第1 (d )圖所示，以CMP法研磨鶴膜9。力 此，由於凹孔8為-淺洞，所以鎢膜9之覆蓋範圍約等；凹 孔8之底面以及側壁。因此，於第1⑷圖之步驟/，於當凹 2J18-5186-PF(N);ahddub.ptd 第〗2頁 561555 五、發明說明（9) ::3 :9於凹孔8内時，在凹孔8之底部向上堆積鎢膜9， fc/。^孔^之側面橫向堆積鎢膜9，也形成縫口部9a於鎢 ά ππ 〇第1 (C )圖所示，於縫口部9a密接之狀態下， 之側壁先堆積D/2厚度之鎢膜9，為使得覆蓋平 1縫口部9a之下端係位於具凹孔8之底部僅D/2之位置。 、於第1 (b)圖之狀態下，若先形成凹孔8為D/2> ^縫口部9a之下端之位置通常會較氮化鈦膜4之上面為 咼，即使藉由第1 (d )圖之CMP研磨，縫口部9a之上部也 不會露出。如此，設定凹孔8之形狀為D/2 >di，如第i (d )圖所示，可以抑制縫口部9a殘存於鎢膜9上。所以，可 以形成2段構造之鎢插塞（導電體）於接觸窗？内其中上 述2段構造之鎢插塞係由上面沒有殘存缝口部以之 9所構成。 興 再者，即使於不滿足〇/2>山之條件之情形，由於凹 孔8的深度山淺，藉由接觸窗9之膜厚亦可以覆蓋凹孔8。 所以，即使在沒有限定凹孔8之直徑與深度之情形下，藉 由使插塞為2段構造’亦可以抑制接觸窗9上之縫口部的發 生0 因此，使鎢插塞為2段構造，由於可以抑制縫口部6 ^ 上露出，所以當形成與鎢插塞相接之上層金屬配線時^^ 可以十分確保鎢插塞與金屬配線之接觸面積。所 μ Λ，減低 了鎢插塞與金屬配線之接觸部分之電器阻抗，也π _ % Η時可以 提高接觸部分之耐電磁性等之信賴性。再者，由％ & q於抑制縫 口部6向上露出，當以CMP研磨或其後之洗淨等之技 ^ 〜听，亦可
561555 五、發明說明（ίο) 以抑制鎢插塞之腐蝕。 接著’配合第2圖’說明與第1圖之鎢插塞同時形成之 對準（alignment)以及重合檢查之標記（fflark)的形成 步驟。第2圖係顯示形成於半導體基板其他區域而用於微 影之對準標記部以及重合檢查標記部（以下，稱為標記部 )之概略剖面圖。 首先，如第2 ( a )圖所示，形成層間絕緣膜2於導電 層1上，藉由選擇性地除去層間絕緣膜2，而形成到達配線 層1之開口部11。之後，形成阻障金屬膜12於開口部u之 内壁以及層間絕緣膜2上，形成鎢膜5於阻障金屬膜12上而 埋入於開口部11。在此，阻障金屬膜12係如第1圖所示由 鈇膜3與氮化鈦膜4之沉積膜所構成。此步驟係對應第1 ( & )圖之步驟。 接著，如第2 ( b )圖所示，以阻障金屬膜1 2作為阻絕 層（stopper )來進行回蝕。藉此，除去層間絕緣膜2上以 及開口部11内之鎢膜5，而露出開口部11之底部之阻障金 屬膜1 2。於開口部11内，在側壁之一部份上殘存有鶴膜 5。此步驟係對應第1 ( b )圖之步驟。如此，於標記部 中，通常，由於開口部11會形成較層間絕緣膜2之深度為 大之寬度，於鎢膜5之回蝕後，如第2 ( b )圖所示，&口 部11之底部之鎢膜會完全地回蝕而露出下層之阻障金屬 膜。 接著，如第2 ( c )圖所示，形成鎢膜9而覆蓋開口部 11内之鎢膜5與阻障金屬膜1 2。此步驟係對應第1 ( c )圖
561555 五、發明說明（11) 之步驟。 接著，如第2 (d )圖所示， 居門絡鏠睃9卜夕铯脫〇 乂CMP法進行研磨，除去 層間絕緣膜2上之鎢膜9以及阻障今展 / SC1 (ή ^ ^ ^ m ^ , 厲膜此步驟係對應 第1 (d)圖之步驟。藉此，鏟胺〇 / 鎢膜9僅殘存於開口部11内。 於第Z (b)圖之步驟中，由於；隹卜 阻障金屬膜1 2露出，&第2 ( d ) ^ : 一㈣開口部11内之 ⑷的段差於嫣膜9之U 所不，將形成很深 特別地，鶴膜9若可以埋入於如第1圖所示之接觸窗7 之凹孔8 ,則鎢膜9之膜厚可以設定在凹孔8之膜厚以下。 藉此，如第2 (d)圖所示，即使在研磨_膜9之後，仍可 以加深鎢膜9之表面之段差9a。所以，於標記部中可以確 實地形成段差9a，而可以十分精密地進行微影時之對準以 及重合之檢查。 由以上之說明，依據第一實施例，由於在鎢插塞上作 出由鎢膜5以及鎮膜9所構成之2段構造，而可以將接觸窗7 内之縫口部6密閉。所以，藉由縫口部6可以抑制與鎢插塞 上相接之上配線層之接觸面積的減小。因此，可以確保鎢 插塞與上層配線之接觸面積十分寬大，而減低上層配線之 接觸部分中之電器阻抗。再者，由於擴大鎢插塞與上層配 線之接觸面積，而提高了耐電磁性等之信賴性。再者，藉 由將縫口部6密閉，可以抑制CMP研磨時所使用之研磨液、 其後步驟所用之蝕刻液與洗淨液等侵入縫口部6，而防止 了鎢插塞的腐蝕。 更甚者，對於微影用之對準標記部以及重合檢查標記
2118-5186-PF(N);ahddub.ptd 第15頁 561555
部，藉由回蝕法，除去 由於形成之鎢膜9之膜屋從L直至開口部11之底部露出， 孔8之深度，所以，可以二ί同接觸窗7之形成區域中之凹 因此，可以在鎢膜9之矣I者開口部11之内壁形成鎢膜9。 實地谁# Ρ # q沾&表面形成很深的段差9a，而能夠確 貫地進仃段差9a的檢出。蕻 以艿舌人仏左*此由 稭此’可以將微影時之對準調整 以及重合檢查之精度大幅提 第二實施例 ，第3圖係依照步驟順序顯示關於本發明之第二實施例 之半導體裝置之製造方法之概略剖面圖。以下，配合第3 圓一起說明第二實施例之半導體裝置之構造以及製造方 法。此外，與第一實施例相同之構成要素係採用相同之符 號。 於第二實施例之製造步驟中，同第一實施例，進行第 一實施例之第1 ( a )圖之步驟。第3 ( a )圖係顯示經過第 一實施例之第1 ( a )圖之步驟後再進行鎢膜5之回蝕之狀 態。在此，於第二實施例中，以層間絕緣膜2作為阻絕層 來進行回蝕。所以，如第3 (a)圖所示，在接觸窗7内， 除去較鎢膜5之上面更高之上層之鈦膜3以及氮化鈦膜4。 於接觸窗7以外之區域，再除去層間絕緣膜2上之鈇膜3以 及氮化鈦膜4而露出層間絕緣膜2。如第3 ( a )圖所示之狀 態，與第一實施例相同，形成縫口部6於鎢膜5上。 序 於第3 (a)圖所不之步驟後’如第3 (b)圖所示，依 形成鈦膜1 3以及氮化鈦膜1 4於接觸窗7内之嫣膜5上以及
2118-5186-PF(N)；ahddub.ptd 第16頁
561555 五、發明說明（13) 層間絕緣膜2上，而形成由鈦膜13以及氮化鈦膜14所構成 之阻障金屬膜（第二密接層）。然後，再形成鎢膜15 (第 二導電膜）於氮化鈦膜14上。藉此，將上方露出之縫口部 6密閉。 接著，如第3(c)圖所示，以CMP法進行研磨，除去 層間絕緣膜2上之鎢膜1 5、氮化鈦膜1 4以及鈦膜1 3而露出 層間絕緣膜2。藉此，完成第二實施例之鎢插塞。 於第二實施例中，由於形成鈦膜1 3以及氮化鈦膜1 4於 鶴膜5與鶴膜15之間，而可以提高鎢膜5與鎢膜15之密接 性。再者，以兩種相異之導電材料代替鎢膜5與鎢膜15來 作為插塞之材料時，可以提昇此等相異導電材料間之電阻 特性’且抑制導電材料間之相互擴散。 依照第二實施例，由於以由鎢膜5以及鎢膜15所構 =構Ϊ作為鎢插塞’而可以將形成於鎢膜5上之縫口部 積的宽大二，同第一實㈣，確保了上層配線之接觸面 =寬：而減低了電器阻抗，可以提高了耐電磁 釣描Λ 隹 形成較深之縫口部之段差，而能 夠棱南對準以及重合檢查之精度。 叩月匕 第二實施例 第4圖係顯示關於本發明之第三 之概略剖面圖。以下，配合第4圖& 體裝置。此外，於第4圖中，與第一 貫施例之半導體裝置 明第三實施例之半導 以及第二實施例相同
561555 五、發明說明（14) 之構成要素係採用相同之符號。 第四圖，於第二實施例之第3 (b)圖之步驟中，在回 姓鶴膜5後’僅形成氮化鈦膜丨丨作為阻障金屬膜。其他之 構成係同第二實施例。
如此’由於僅以氮化鈦膜U作為阻障金屬膜，於CMP 研磨鎢膜5後以氫氟酸洗淨時，可以抑制阻障金屬膜中之 鈦溶出。 再者，由於鎢插塞為2段構造，同第一實施例，確保 了上層配線之接觸面積的寬大而減低了電器阻抗，可以提 高了对電磁性等之信賴性，亦可以防止了鎢插塞的腐蝕。 甚者，同第一實施例，可以形成較深之缝口部之段差，而 能夠提高對準以及重合檢查之精度。 第四實施例 第5圖係依照步驟順序顯示關於本發明之第四實施 之半導體裝置之製造方法之概略剖面圖。以下，配合 圖說明第四實施例之半導體裴置之構造與製造方法: 外’於第5圖中，盘第一以及筮—杏Α τ ，、乐 Μ夂第一貫施例相同之構成要夸 係採用相同之符號。 再风I素 於第四實施例之製造步驟中，同第一 -實施例之第！圖之步驟。第5 ( = :實”之第1(a)圖之步驟後再進行鶴膜5=广過第 ;、。在此，於第四實施例中，以層間絕緣臈2作為阻：： 進灯口 #所Μ，如第5 ( a )圖所示，在接觸、窗了内:
561555 五、發明說明（15) 除去較鎢膜5之上面更尚之上層之鈦膜3以及氮化鈦膜4。 於接觸窗7以外之區域，再除去層間絕緣膜2上之鈦膜3以 及氮化鈦膜4而露出層間絕緣膜2。此外，與第一實施例相 同，形成縫口部6於鎢膜5上。 然後，於第四實施例中，回蝕鎢膜5後，藉由氧氣電 聚處理或氧氣週遭氣體進行退火，將接觸窗7側壁之鈦膜 10氧化。因此，形成氧化鈦（Tix〇Y)膜16於鈦膜10之上 部，而抑制鈦膜1 0露出上部。 之後，如第5 (b)圖所示，同第二實施例，形成由鈦 膜14與氮化鈦膜15所構成之阻障金屬膜，形成鎢膜15而埋 入於縫口部6。然後，以CMP法研磨鎢膜15後，以氫氟酸進 行洗淨。 以氫氟酸溶液洗淨中，將使上部露出之鈦膜丨3溶出而 形成間隙1 7。但是，由於在鈦膜1 3之下層沿著接觸窗7之 内壁形成氧化鈦膜1 6，鈦之溶出將於間隙丨7達到氧化鈦膜 1 6時停止。因此，藉由氫氟酸溶液可以防止氧化鈦膜丨6之 下層之飲膜3溶出，更可以抑制間隙丨7只到達下層之導電 層1為止。 再者，由於鎢插塞為2段構造，同第一實施例，確保 了上層配線之接觸面積的寬大而減低了電器阻抗，可以提 高了耐電磁性等之信賴性，亦可以防止了鎢插塞的腐餘。 甚者，同第一實施例，可以形成較深之縫口部之段差，而 能夠提高對準以及重合檢查之精度。
2118-5186-PF(N);ahddub.ptd 第19頁
561555 第五實施例 匕圖係依照步驟順序顯示關於本發 例 之半導體裝置之製造方法之概略剖面圖。以下，配合第6 圖說明第五實施例之半導體裝置之構造與製造方法。此 外’於第6圖中’與第-實施例相同之構成要素係採用相 同之符號。 於第五實施例之製造步驟中，同第一實施例，進行第 _實施例之第1 u) ®之步驟。第6 (a)圖係顯示經過第 一實施例之第1 (a)圖之步驟後再進行鎢膜5之回蝕之狀 態。在此，於第五實施例中，以層間絕緣膜2作為阻絕層 來進行回蚀。所以’如第6 (a)圖所示，在接觸窗7内， 除去較鶴膜5之上面更尚之上層之鈦膜3以及氮化鈦膜4。 於接觸窗7以外之區域，再除去層間絕緣膜2上之鈦膜3以 及氮化鈦膜4而露出層間絕緣膜2。此外，與第一實施例相 同，形成縫口部6於鎢膜5上。 然後，於第五實施例中，回蝕鎢膜5後，藉由氮氣 (Nz)電漿處理或氮氣週遭氣體以6〇〇 以上之溫度進行 退火，將接觸窗7側壁之鈦膜10氮化。因此，形成氮化鈦 (T ix Νγ )膜1 8於鈦膜1 0之上部，而抑制鈦膜丨〇露出上部。 之後，如第6 ( b )圖所示，同第二實施例，形成由鈦 膜14與氮化鈦膜15所構成之阻障金屬膜，形成鎢膜15而埋 入於縫口部6。然後，以CMP法研磨鎢膜15後，以氫氟酸進 行洗淨。 以氫氟酸溶液洗淨中，將使上部露出之鈦膜1 3溶出而
2118-5186-PF(N);ahddub.ptd 第20頁 561555 五、發明說明（π) 形成間隙1 9。但是，由於在鈦膜1 3之下層沿著接觸窗7之 内壁形成氮化鈦膜1 8，鈦之溶出將於間隙1 9達到氮化鈦腠 1 8時停止。因此，藉由氫氟酸溶液可以防止氮化鈦膜丨8之 下層之鈦膜3溶出，更可以抑制間隙1 9只到達下層之導電 層1為止。 再者’由於鎢插塞為2段構造，同第一實施例，確保 了上層配線之接觸面積的寬 高了对電磁性等之信賴性， 甚者，同第一實施例，可以 能夠提高對準以及重合檢查 此外，由上述各實施例 塞之材料，但是亦可以使用 舉例以鈦膜與氮化鈦膜之沉 亦可以使用由鈕膜與氮化鈕 膜、氮化鈕膜以及鈕膜所構 以使用單層之鈕膜或單層之 發明效果： 大而減低了電器阻抗，可以提 亦可以防止了鎢插塞的腐蝕。 形成較深之縫口部之段差，而 之精度。 ，係以埋入性良好之鎢作為插 低電阻之銅代替鎢。再者，雖 積膜作為阻障金屬膜，但是， 膜所構成之沉積膜，或由鈕 成之3層沉積膜。甚者，亦可 氮化鈕膜作為阻障金屬膜。 本發明由以上說明 由於埋人於開〇之導而有以下所示之效果。 之2段構造，所以可以电體為第一導電膜與第二導電膜 因此，藉由空隙，可以和汗口内之空隙（縫口部）密閉。 接觸面積的減小。故而，卩制與導電體上相連之上層配線之 時可以提昇耐電磁彳 '低了上層配線之接觸電阻，同 寺之信賴性。
561555
由於開口之直徑係較自絕緣膜之上面至第一導電膜之 上：之深度為大，戶斤以可以抑制形成空隙（縫口部）於第 二導電膜之表面。 由於形成第一率iiL ja jua «ο 八V 在接層於開口之内壁以及底部，所以可 :提高導電體朝開口内之密接性，更可以抑制由導電體所 構成之導電材料擴散至其他層。 由於為了覆蓋第二導電膜之側面以及下面而形成第二 密接層’可以提昇第一導電膜與第二導電膜之密接性與電 阻特性’更可以抑制由第一導電膜與第二導電膜所構成之 導電材料間相互的擴散。 由於將開口之内壁之上部中之第一密接層之鈦膜之上 端部氧化或氮化，藉由其後之洗淨步驟與蝕刻步驟等可以 抑制下層之鈦膜的溶出，更可以抑制形成空隙於下層之導 電層與半導體基板上。 僅於沿著開口之内壁的周圍形成第一導電膜，由於除 去了開口底部之一部份中之第一導電膜，於形成第二絕緣 膜時，可以形成段差於開口之中心附近之上面。因此，可 以於位置對準之時確實地檢出段差，而可以大幅地提昇微 影時之對準調整以及重合檢查之精度。 由於使用鎢膜作為第一以及第二導電膜，即使為縱橫 尺寸比較大之開口亦可以確實地埋入。再者，由於使用銅 膜作為第一以及第二導電膜，而可以達到導電體之低電阻 化。
561555
圖式簡單說明 第1 (a)〜1(d)圖係依照步驟順序顯示 一實施例之半導體裝置之製造方法之概略剖面本發明之第 第2(a)〜2(d)圖係顯示關於本發明之第一’ 一 導體裝置之標記（mark)部之製造步驟之概略力之半 —第3(a)〜3(c)圖係依照步驟順序顯示關於本^發明之第 二實施例之半導體裝置之製造方法之概略剖面' 第4圖係顯示關於本發明之第三實施 之概略剖面圖； 千导體裴置 第5(a)〜5(b)圖係依照步驟順序顯示關於本發明之第 四實施例之半導體裝置之製造方法之概略剖面圖； 第6(a)〜6(b)圖係依照步驟順序顯示關於本發明之第 五實施例之半導體裝置之製造方法之概略剖面圖； 第7(a)〜7(b)圖係顯示習知之鎢插塞之形成方法之概 略剖面圖； 第8 (a)〜8 (b)圖係顯示習知之鹤插塞與上層配線之接 觸部之平面圖；以及 第9(a)〜9(b)圖係顯示習知之半導體裝置之對準標記 (alignment mark)部以及重合檢查標記部之概略剖面 圖0 符號說明： 1〜導電層； 3〜鈦膜； 5〜嫣膜； 2 ~層間絕緣膜 4〜氮化鈦膜； 6〜縫口部；
2118-5186-PF(N);ahddub.ptd 第23頁 561555 圖式簡單說明 7〜接觸窗； 8〜凹孔； 9〜鹤膜； 9a〜縫口部； 11〜開口部； 1 2〜阻障金屬膜 1 3〜鈦膜； 1 4〜氮化鈦膜； 1 5〜嫣膜； 1 6〜氧化鈦膜； 1 7〜間隙； 1 8〜氮化鈦膜； 1 9〜間隙； 1 0 1〜下層配線層 1 0 2〜層間絕緣膜； 103〜鈦膜； 104〜氮化鈦膜； 105〜鎢膜； 105a〜段差； 1 0 6〜縫口部； 107〜接觸窗； 108〜間隙； 1 0 9〜空隙； 11 0〜金屬配線； 11卜阻障金屬膜； 11 2〜開口部； 124〜氮化鈇膜。
❿ 2118-5186-PF(N);ahddub.ptd 第24頁

Claims (1)

  1. 561555 六、申請專利範圍 1· 一種半導體裝置，將用以電性連接上層及下層之導 電層間之導電體埋入至形成於半導體基板之絕緣膜之開 Π ; 其特徵在於： 上述導電體包括： 第一導電膜，埋入於上述開口，且上端係位於較上述 絕緣膜之上面為低之下層；以及 第二導電膜，埋入於上述開口内之上述第一導電膜 上’且上面係與上述絕緣膜之上面大體為同一面。 2·如申請專利範圍第1項所述之半導體裝置，其中， 於上述開口内，形成空隙於上述第一導電膜上，再藉由上 述第二導電膜，密閉上述空隙。 3·如申請專利範圍第1或2項所述之半導體裝置，其 中’上述開口之直徑的丨/2之值係較自上述絕緣膜之上 至上述第一導電膜之上端之深度為大。 4·如申請專利範圍第1或2項所述之半導體裝置， 中’形成第一密接層於上述開口之内壁以及底部。、 5 ·如申請專利範圍第4項所述之半導體裝置 上述第一岔接層係形成於較上述第一導電膜之上 下部’為了覆蓋上述第二導電膜之側面以及下面 二密接層。 其中， 面為低之 ，形成第 t如ί凊專利範圍第5項所述之半導體裝置，其中 =::密接層係由包括鈦骐 化鈦膜之、’ 括钽膜與氮化鈕膜之沉積膜所構成。 膜次疋包
    2118-5186-PF(N);ahddub.ptd 第25頁 561555 六、申請專利範圍 7.如申請專利範圍第5或6項所述之半導體裝置，其 中’上述第二密接層係由包括鈦膜與氮化鈦膜之沉積膜或 是包括鈕膜與氮化鈕膜之沉積膜所構成。 8·如申請專利範圍第5或6項所述之半導體裝置，其 中，將上述開口之内壁之上部中之上述第一密接層之上述 鈦膜之上端部氧化或氮化。 9· 一種半導體裝置，包括： 絕緣膜，形成於半導體基板上； 第一導電膜’僅沿著上述絕緣膜上所形成之開口之内 壁的周圍而形成，且上端係位於較上述絕緣膜之上面 之下層；以及 ”一 第二導電膜，埋入包括上述第一導電膜上之上述開口 内’且設計有段差於上述開口之中心附近之上面。 10· 一種半導體裝置之製造方法，包括下列步驟： 形成絕緣膜於半導體基板上； 選擇性地除去上述絕緣膜，而形成貫穿上述絕緣膜之 開口； 、、 部； 形成第一密接層用以埋入於上述開口之内壁以及底 形成第一導電膜用以埋入於上述絕緣膜上以及上述開 第一導電膜自上述絕緣 所殘存之上述第—導電 而形成凹孔； 膜 膜 蝕刻上述第一導電膜，將上述 上除去’同時為了使上述開口内 之上面較上述絕緣膜之上面為低
    2118-5186-PF(N);ahddub.ptd
    561555 六、申請專利範圍 形成第二導電膜於上述凹孔内以及上述絕緣膜上；以 及 研磨上述第二導電膜直至上述絕緣膜露出，埋入上述 第二導電膜於上述凹孔内。 11 ·如申請專利範圍第1 〇項所述之半導體裝置之製造 方法，其中，更包括蝕刻上述第一導電膜後，再形成第二 密接層於上述凹孔之底部以及内壁之步驟；以及 於形成上述第二導電膜之步驟中，透過上述第二密接 層，形成第二導電膜於上述凹孔内。 12·如申請專利範圍第^或丨丨項所述之半導體裝置之 製造方法，其中，於蝕刻上述第一導電膜之步驟中，上述 凹孔之深度係較上述開孔之直徑的丨/ 2為小。 13·如申請專利範圍第“或丨丨項所述之半導體裝置之 製造方法，其中，於蝕刻上述第一導電膜之步驟中，完全 地除去上述開口之底部之至少一部份中之導電膜。
TW091120857A 2001-11-27 2002-09-12 Method for manufacturing a semiconductor device TW561555B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001361243A JP2003163263A (ja) 2001-11-27 2001-11-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
TW561555B true TW561555B (en) 2003-11-11

Family

ID=19171939

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091120857A TW561555B (en) 2001-11-27 2002-09-12 Method for manufacturing a semiconductor device

Country Status (3)

Country Link
US (1) US6740564B2 (zh)
JP (1) JP2003163263A (zh)
TW (1) TW561555B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
US6903011B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Displacement method to grow cu overburden
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
US7407885B2 (en) * 2005-05-11 2008-08-05 Micron Technology, Inc. Methods of forming electrically conductive plugs
JP2008010551A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
US8324098B2 (en) * 2010-07-08 2012-12-04 National Semiconductor Corporation Via and method of forming the via with a substantially planar top surface that is suitable for carbon nanotube applications
CN103633012B (zh) * 2012-08-13 2016-11-02 上海华虹宏力半导体制造有限公司 改善硅片翘曲度的方法
WO2018163020A1 (ja) * 2017-03-10 2018-09-13 株式会社半導体エネルギー研究所 導電体、導電体の作製方法、半導体装置、および半導体装置の作製方法
JP2021150526A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体装置、半導体記憶装置、及び、半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226280A (ja) 1992-02-14 1993-09-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
EP0571691B1 (en) * 1992-05-27 1996-09-18 STMicroelectronics S.r.l. Metallization over tungsten plugs
JP3104534B2 (ja) * 1994-06-27 2000-10-30 ヤマハ株式会社 半導体装置とその製法
JPH08203871A (ja) 1995-01-24 1996-08-09 Sony Corp 半導体装置の製造方法
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US6184104B1 (en) * 1998-09-10 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Alignment mark strategy for oxide CMP
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications

Also Published As

Publication number Publication date
US20030100178A1 (en) 2003-05-29
US6740564B2 (en) 2004-05-25
JP2003163263A (ja) 2003-06-06

Similar Documents

Publication Publication Date Title
TWI248163B (en) Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same
US20140124934A1 (en) Interconnect with titanium-oxide diffusion barrier
JP2007109894A (ja) 半導体装置及びその製造方法
TW561555B (en) Method for manufacturing a semiconductor device
US8871635B2 (en) Integrated circuits and processes for forming integrated circuits having an embedded electrical interconnect within a substrate
JP2010258213A (ja) 半導体装置及び半導体装置の製造方法
CN102856247B (zh) 一种背面硅通孔制作方法
JP2011204750A (ja) 半導体装置の製造方法
TW200910431A (en) Semiconductor device and method for manufacturing the same
KR20160010081A (ko) 반도체 장치 및 그 제조 방법
US6794304B1 (en) Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process
KR20010048302A (ko) 반도체소자의 컨택 형성방법
US6869879B1 (en) Method for forming conductive interconnects
TW410434B (en) Structure of multilevel interconnects in semiconductor device and its manufacturing method
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
JP2001044202A (ja) 半導体装置及びその製造方法
US8598711B2 (en) Semiconductor device and method for forming the same
TW442909B (en) Manufacturing method of copper dual damascene interconnect
KR100640407B1 (ko) 반도체 소자의 다마신 구조 형성 방법
TW432620B (en) Manufacturing method for damascene local interconnect
US20230024306A1 (en) Top via cut fill process for line extension reduction
JP2011023449A (ja) 半導体装置
KR100741271B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
CN107492506B (zh) 半导体结构及形成方法
KR100546208B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent