TW559914B - Memory unit with T-shape gate - Google Patents

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Ying-Cheng Chuang
Chung-Lin Huang
Chi-Hui Lin
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Nanya Technology Corp
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Description

559914 五、發明說明（1) 本發明係有關於一種閘極之製造方法，辂 一種ΐ型閘極的製造方法，可降低閘極之線寬，縮π ; 極間通道的距離’有效加快傳輸速度，達加丑隼'、产 二阻同時，可容易地―物， 著半t體技術的進步，製程技術—直朝深次微米前 f ’所以70件之積集度增加而尺寸亦隨之減小 =面’問J的圖案係由微影形成於光阻層後將轉移= =幕層，再經由蝕刻步驟轉移至導電層以形成閘極。當 而的閘極線寬越小，對微影解析度的要求相對的提高， 成於光阻層的圖案要越窄。光阻層越薄其-解析度越g ^ 對的’越薄的光阻層其抗蝕刻性越低。 請參考第la-lc圖，第la-lc圖係顯示習知之形成 的方法之步驟示意圖。 請參考第la圖，首先提供一半導體基底1〇ι，半導體 基底101上依序形成有一介電層1〇2、一導電層1〇3、一硬 罩幕層104及一圖案化光阻層105，圖案化光阻層1〇5即為 後續在半導體基底1 0 1形成閘極之位置。其中，半導體& 底1 0 1例如是矽（S i )基底；介電層1 〇 2例如是氧化層；導電 層1 0 3例如是多晶石夕層或蠢晶石夕層，可用低壓化學氣相沈 積法（LPCVD)沈積而得；硬罩幕層1〇4例如是氮化石夕層或氧 化矽層。 請參考第lb圖’接著，以圖案化光阻1〇5為罩幕依序 蝕刻硬幕層104、導電層103及介電層1〇2，以形成導電層 0548-8025TWF(N);90145;claire.ptd 第5頁 559914 五、發明說明（2) 103a及介電層i〇2a。 請參考第lc圖，將硬罩幕層1〇4移除後，所留下之導 電層103a即為閘極l〇3a，介電層l〇2a即為閘極介電層1〇以 其中，閘極1 0 3 a的線寬為d 1。由前述可知，閘極1 〇 3 a的 線寬尺寸乃是取決於最初之圖案化光阻層1〇5上之圖案。 目前的微影技術有其光源上所能達到最小線寬的限度 。因此對於由光阻層圖案界定之閘極，其線寬的縮小往往 受限於光阻層的特性及微影技術，而難以達到小於〇 〇5 um之線寬。 有鑑於此，本發明之目的在於提供一種形成τ型閘極 的▼由製造過程中減少並控制閘極線寬，同時增加 = :度/並可容易地形成金屬矽化物…可降低 閘極的片電阻（R s )值。， 千- 記情的，本發明提供一種形成具有丁型問極之 〇己It早兀的方法，適用於一NM〇s， 基底，"體基底上形成有一介驟呈 上形Γ—壁開：；出該介電層表面^開口側壁 :乂i 移除摻雜間隙壁及開口之介電# .於η 口之側壁上形成一絕緣間 t I冤層，於開 體基底表面上形成一閉極介；声；開：=出表面之半導 成一離子摻雜區。 及於+導體基底之淺摻雜區旁形 根據上述目的，本發明再提供—種形成具”型間極
559914
五、發明說明（3) 之記憶單元的方法，適用於一PM〇S，包括下列步踩·-一半導體基底，半導體基底上形成有一介電層及—且提供 口之圖案化硬罩幕層’開口露出介電層表面； 二有開 上形成一N型導電間隙壁；對矽玻璃間隙壁進行氧化 差 以在半導體基底及N型導電間隙壁上形成一閘極介電居用 於開口填滿一P型導電層，並去除硬罩幕層；及於N \， 間隙壁之側壁上形成一絕緣間隙壁。 電 根據上述目的，本發明更提供一種形成具有τ型閘極 之記憶單元的方法，適用於一CM〇s，包括下列步驟：提供 一半導體基底，半導體基底上形成有一介電層及一具有第' 一開口及第一開口之圖案化硬罩幕層，第一開口及第二開 口露出介電層表面；於第一開口之側壁上形成一矽玻璃間 隙壁，並依序去除第一開口及第二開口之露出表面之介電 層’對半導體基底進行加熱作用，以在第一開口之矽玻璃 間隙壁下方形成一淺摻雜區，並去除矽玻璃間隙壁；於第 二開口之側壁上形成一第一間隙壁；於絕緣間隙壁外側及 第二開口之側壁上分別形成一第一 N型導電間隙壁及一第 二N型導電間隙壁；於第一開口之半導體基底表面及第一N 型導電間隙壁表面上形成一第一閘極介電層，及於第二開 口之半導體基底表面及第二N型導電間隙壁表面上形成一 第二閘極介電層；於第一開口及第二開口分別填滿一第一 P型導電層及一第一P型導電層，並去除圖案化硬罩幕層； 及於第二N型導電間隙壁之側壁上形成一第二間隙壁。 實施例：
559914
第一實施例·· 請參考第2a-21圖， 有T型閘極元件之記憶單 意圖。 第2 a-21圖係顯示本發明之形成具 元的方法之第一實施例之步驟示 請參考第提供―半㈣基謂丨，於半 -基底201上依序形成—介電層2()2、—硬罩幕層2〇3、 及—圖案化光阻層204 ;圖案化光阻層204具有-開口205 ，開口 2 0 5即為後續形成pa # ^ ^ ^ y战閘極的位置，且開口 2 0 5會露出石|
:幕層203的表面。其中’半導體基底201例如是矽(Si)基 底；介電層2 02例如是墊氧化層（pad 〇xide);硬罩幕層 203例如是氮化梦（SiN)層，可利用低壓化學氣相沉積法 (LPCVD)沉積而成。 一 請參考第2b圖，以圖奉化光阻層2〇4為罩幕蝕刻硬罩 •幕層20 3，以在硬罩幕層2〇3形成開口 20 6 ;硬罩幕層20 3上 之開口206會露出介電層202的表面。 ·
請參考第2c圖，利用化學氣相沉積（CVD)的方式在硬 罩幕層2 0 3及開口 2 0 6之表面上順應性形成一第一絕緣層 2 0 7 ;其中，第一絕緣層2 〇 7的材質例如是摻雜矽玻璃 (silicate glass)層，特別可以是硼石夕玻璃 (borosilicate glass)層，用以在後續製程中讓摻雜至矽 玻璃之離子可擴散至半導體基底201中。 請參考第2 d圖，接著，以反應性離子蝕刻程序 (reactive ion etching，RIE)或電聚蝕刻（piasma etching)對第一絕緣層2 07進行非等向性（anisotropic)蝕
0548-8025TWF(N)*90145;clai re.ptd
559914 五、發明說明（5) 刻，以在開口 20 6之侧壁上形成第一間隙壁2〇7a並丢除開 口 206所露出之介電層202。 然後，對第一間隙壁20 7a進行加熱作用，使形成第一 間隙壁207a之删石夕玻璃中所含有之删離子擴散至半導體 底201中，以在第一間隙壁2〇7a下方之半導n某底201 土 成淺換雜區208,並將第一間隙壁2〇7aG體上所形 不。其中，淺摻雜區208為Ρ型淺摻雜區，例如是硼離子义 摻雜區。 ~ 請參考第2f圖，於硬罩幕層203及開口206之表面上川貝 應性形成一第二絕緣層2 0 9 ;第二絕緣層2 〇 9例如是氧化石夕 層’沉積的方法例如是利用低壓化學氣相-沉積（丨〇w pressure chemical vapor deposition ，LPCVD)或電裝補 助化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD)沈積而成。 請參考第2 g圖，以反應性離子蝕刻程序（R i e )或電裝 蝕刻（P lasma etch ing)對第二絕緣層209進行非等向性I虫 刻，以在開口 20 6之側壁上形成第二間隙壁209a。接著， 對半導體基底2 0 1進行熱氧化處理，以在開口 2 0 6所露出之 半導體基底201上形成一閘極介電層210，如第2h圖所示。 其中，閘極介電層2 1 0例如是閘極氧化層。 請參考第2i圖，於硬罩幕層203上形成一導電層211， 導電層2 11會填滿開口 2 0 6 ;其中，導電層2 11例如是N型多 晶矽層或N型磊晶矽層。 請參考第2 j圖，對導電層2 1 1進行化學機械研磨步驟
0548-8025TWF(N)；90145;clai re.ptd 第9頁 559914
罩ii戈出硬罩幕層203之表面為止，依序去除硬 I幕層203及介電層202，僅剩下填滿開口2〇6之硬 導電層210a即為T型閘極210a，如第2k圖 曰。 請參考第21圖，後續更以τ型閘極21〇a及第二間、
=9a為軍幕對半導體基底2〇1進行離子植入，以在半導二 = 201形成源汲極區S/D，源沒極區S/D會與 =參，區m相連接，錢在丁型間極21〇a及源及極j/D ΡΜ:ΐ:屬…212。如此一來，即形成具有Τ型問極之 在第2a圖中可以看到，原本圖案化光阻層2〇4所定義 之閘極線寬尺寸為dl，經由本發明所提供之方法形成丁型 問極21 la後，閘極線寬的尺寸變成“，d2明顯小於。，因 此，T型閘極2 1 1 a可有效降低閘極線寬的尺寸，並可容易 地形成金屬、化物，而且可降低閘極的片電阻（Rs)值，閘 極線寬的尺寸則不受圖案化光阻層所限定。 第二實施例： 清參考第3 a - 3 j圖’第3 a - 3 j圖係顯示本發明之形成具 有T型閘極元件之記憶單元的方法之第二實施例之步驟示 意圖。 請參考第3a圖，首先，提供一半導體基底3〇1，於半 看 導體基底301上依序形成一介電層302、一硬罩幕層303、 及一圖案化光阻層304 ;圖案化光阻層304具有一開口 305 · ，開口 3 0 5即為後續形成閘極的位置，且開口 3 〇 5會露出硬 一 罩幕層303的表面。其中，半導體基底301例如是矽（Si)基
0548-8025TW(N);90145;claire.ptd
559914
底，介電層302例如是墊氧化層（pad 〇xide);硬箪幕層 303例如是氮化矽（Si N)層，可利用低壓化學氣相沉積法 (LPCVD)沉積而成。 · 清參考第3b圖’以圖案化光阻層3〇4為罩幕蝕刻硬罩 幕層303 ’以在硬罩幕層3〇3形成開口3〇6 ;硬罩幕層3〇3上 之開口306會露出介電層3〇2的表面。 睛參考第3c圖’利用化學氣相沉積（CVD)的方式在硬 罩幕層3 0 3及開口 3 0 6之表面上順應性形成一第一導電層 30 7 ;其中，第一導電層3〇7的材質例如是N型多晶矽層或n 型蠢晶碎層。 請參考第3d圖，接著，以反應性離子-蝕刻程序
Ueactive ion etching，RIE)或電聚蝕刻（Plasma etching)對第一導電層307進行非等向性（anis〇tropic)姓 刻’以在開口 30 6之側壁上形成第一間隙壁3〇 7a並去除開 口 306所露出之介電層3〇2。 接著，對半導體基底3 0 1進行熱氧化處理，以在開口 30 6所露出之半導體基底301及第一間隙壁3〇7a之表面上形 成一第一閘極介電層308，如第31圖所示。其中，閘極介 電層2 1 0例如是閘極氧化層。 請參考第3f圖，於硬罩幕層303上形成一第二導電層 309，第二導電層309會填滿開口306 ;其中，第二導電層 309例如是P型多晶矽層或p型磊晶矽層；並且，第二導電 層309之電性與第一導電層3〇7之電性不相同。 請參考第3g圖，對第二導電層3 09進行化學機械研磨
0548-8025TWF(N)；90145;c1 a i re.ptd 第11頁 559914 五、發明說明（8) 步驟’直至露出硬罩幕層303之表面為止。然後，依序去 =硬罩幕層303及介電層3G2，僅剩下填滿開口3Q6之第二 導電層309a，第二導電層30 9a即為丁型閉極3〇9a，如第^ 不，、其中’第一間隙壁3〇7a會因為耦合效應的關係， 動开> 成一電子通道（e — channei)。 明參考第3ι圖，以T型閘極3 〇9a及第一間隙壁3〇7a為 幕對半導體基底301進行離子植入，以在半導體基 形成源汲極區S/D，源汲極區S/D與第一間隙壁3〇以相 ，然後在半導體基底301、T型閘極3〇9a及第一間隙壁3〇7a ^表面上順應性形成-絕緣層31Q。其巾，絕緣層3 疋氧化層。 :參考第3 j圖，接著’以反應性離子蝕刻程序或電漿 蝕刻對絕緣層31 0進行非等向性蝕刻，以在第一間隙壁 3 0 7 a之外側側壁上形成一箆一門 土 々成第一間隙壁31〇a，第二間隙壁 31〇a可保4弟一間隙壁3〇7a不被氧化 ΐ型閘極309a及源汲極區S/D卜报占么s ^蜀化傻只更在 r戍往u上形成金屬矽化物3 1 2，如此 ;土且：=ί有丁型閘極之_S元件。τ型閘極30 9a具有 :易也形成金屬矽化物，且可降低閘極的片電阻(Rs)值 的優點。 在^ 3二圖中可以看到，原本圖案化光阻層3 0 4所定義 之閘極線寬尺寸為(J 1，缚由太路上曰 閘極，後，閘極線寬所，供之方法形㈣ 士 T刑Η㈣Q 寸變成d2，d2明顯小於dl，因 此，T型閘極309a可有效降低閑極線 的尺寸則不受圖案化光阻層所限定。
559914 五、發明說明（9) 第三實施例： - ^ " 請參考第4a-4p圖，第4a-4p圖係顯示本發明之形成具 有T型閘極元件之記憶單元的方法之第三實施例之步驟示 意圖。 請參考第4a圖，首先，提供一半導體基底401，於半 導體基底401上依序形成一介電層402、一硬罩幕層403、 及一圖案化光阻層404;圖案化光阻層404具有開口405a及 4 0 5b，開口 4 0 5a及40 5b即為後續分別形成pilOS’閘極元件及 NM0S閘極元件的.位置，且開口 40 5a及405b會露出硬罩幕層 403的表面。其中，半導體基底401例如是矽（Si)基底；介 電層4 0 2例如是塾氧化層（p a d ο X i d e );硬-罩幕層4 0 3例如 是氮化矽（Si N)層，可利用低壓化學氣相沉積法（LPCVD)沉 積而成。 請參考第4b圖，以圖案化光阻層404為罩幕蝕刻硬罩 幕層403，以在硬罩幕層403形成開口406a及406b ;且開口 406a及406b會露出介電層40 2的表面。 請參考第4c圖，利用化學氣相沉積（CVD)的方式在硬 罩幕層403及開口 4 0 6a、406b之表面上順應性形成一絕緣 層407，接著並在開口 40 6b上形成一光阻層408 ;其中，絕 緣層4 0 7的材質例如是石夕玻璃（s i 1 i c a t e g 1 a s s )層，特別 可以是侧石夕玻璃（borosilicate glass)層。 請參考第4d圖，接著，以反應性離子蝕刻程序 (reactive ion etching，RIE)或電漿蝕刻（Plasma etching)對絕緣層407進行非等向性（an iso tropic)蝕刻，
0548-8025TWF(N);90145;claire.ptd 第13頁 559914 五、發明說明（10) 以在開口 406a之側壁上形成間隙壁4〇7a並.去除開口 406a所 露出之介電層40 2。 接著’將開口406b上所形成之光阻層408去除，且在 形成有間隙壁40 7a之開口 40 6a上形成一光阻層4 09 _，並以 光阻層409為罩幕’去除開口 4〇6b上之絕緣層407及所露出 之介電層4 0 2 ;然後，將光阻層4 〇 9移除。 請參考第4e圖，對半導體基底4〇1進行加熱作用，使 形成間隙壁4 0 7a之硼矽玻璃中所含有之硼離子擴散至半導 體基底401中；如此一來，即在間隙壁4〇7a不方之半導體 基底401上形成淺摻雜區41〇，如第4f圖所示，並將間隙壁 4〇 7a去除。其中，淺摻雜區4丨〇為p型淺摻雜區，例如是硼 離子淺摻雜區。 請參考第4g圖，於硬罩幕層403及開口406a、406b之 表面上順應性形成一絕緣層411，並在開口 4 〇 6 b上方之絕 緣層41 1上形成一光阻層4丨2 ;絕緣層4丨1例如是矽玻璃 (silicate glass)層，特別可以是氮矽玻璃 (nitrosilicate glass)。 接著，以反應性離子蝕刻程序（R丨E)或電漿蝕刻 (Plasma etching)對絕緣層411進行非等向性蝕刻，以在 開口 40 68之側壁上形成間隙壁4113，如第4[1圖所示。 清參考第4 1圖，將光阻層4 1 2移除後，於開口 4 〇 6a上 形成一光阻層413，且以光阻層413為罩幕去除殘餘的絕緣 層411 ’然後將光阻層4丨3去除；並對半導體基底4 〇 1進行 熱氧化處理，如第4 j圖所示。
0548-8025TWF(N);90145;claire.ptd 第14頁 559914
發明說明（11) 請參考第4k圖，對半導體基底401進行熱氧化裏理後 ， 會在開口 406a、40 6b所露出之半導體基底4〇1的表面上形 成一閘極介電層414a、414b ;然後，於硬罩幕層4〇3上形 成一導電層415 ’導電層415會填滿開口4〇6a及406b。其中 閘極"電層4 1 4 a、4 1 4 b例如是閘極氧化層；導電層4 1 5例 如是N型多晶矽層或N型磊晶矽層。 請參考第41圖，以反應性離子蝕刻程序（reactive ion etching，RIE)或電漿蝕刻（piasma etching)對導電 · 層415進行非等向性（anis〇tropic)蝕刻，以在間隙壁4iia. 外側形成間隙壁4 1 5 a ,以及在開口 4 〇 6 b之側壁上形成間隙籲 壁415b，並且將露出表面之閘極介電層41乜及41札去除。 接著’對半導體基底4 〇 1進行熱氧化處理，以在開口 406a所路出表面之半導體基底4〇；[及由導電層形成之間隙 壁415a之表面上形成閘極介電層，及在開口 4〇6b所露 出表面之半導體基底4〇1及由導電層形成之間隙壁4151)之 表面上形成閘極介電層416b ;並且，在硬罩幕層4〇3上形 成一導電層418，導電層418會填滿開口 406a、406b，如第 4m圖所示。其中，閘極介電層414a與閘極介電層416a共同 形成一閘極介電層417a，閘極介電層414b與閘極介電層 416b共同形成一閘極介電層417b ;導電層418例如是p型多鲁 晶石夕層或P型蟲晶>5夕層。 請參考第4n圖，對導電層418進行化學機械研磨步 · 驟’直至路出硬罩幕層4〇3的表面為止。如此一來，只剩 一 下填滿開口 4 06a及406b之導電層418a及418b，導電層418a
0548-8025TWF(N);90145;claire.ptd 第15頁 559914 五、發明說明（12) 及4181)即分別為？从(^之1'型閘極418&及關(^之11型閘極 418b 。 - 請參考第4〇圖，依序將硬罩幕層4〇3及露出表面之介 電層40 2移除後，以T型閘極418a、418b為罩幕，對半導體 基底40 1進行離子植入步驟，以在半導體基底4(Π形成源汲 極區S/D ;然後在半導體基底4〇1及τ型閘極418a、418b之 表面上順應性形成一絕緣層419。其中，絕緣層419例如是 氧化層，沉積的方法例如是利用低壓化學氣相沉積 (LPCVD)或電漿輔助化學氣相沉積（PECVD)沈積而成。 請參考第4p圖，以反應性離子蝕刻程序（reacUve ion etching ’RIE)或電漿|虫刻（piasma etching)對絕緣 層41 9進行非等向性（a n i s 〇 t r o p i c)触刻，以在間隙壁4 11 a 外側形成間隙壁41 9a，以及在間隙壁41 5b外側形成間隙壁 4 1 9 b ;其中，間隙壁41 9 b可保護由導電層形成之間隙壁 415b不被氧化或金屬化。後續更在τ型閘極418a、418b及 源沒極區S / D上形成金屬石夕化物4 2 0，如此一來，即形成具 有T型閘極之CMOS元件。 a 在第4a圖中可以看到，原本圖案化光阻層404所定義 之閘極線寬尺寸為d 1，經由本發明所提供之方法形成τ型 閘極4 1 8 a、4 1 8 b後，閘極線寬的尺寸變成d 2，d 2明顯小於 d 1 ’因此’ T型閘極4 1 8 a、4 1 8 b可有效降低閘極線寬的尺 寸’閘極線寬的尺寸則不受圖案化光阻層所限定。 利用本發明所提供之形成T型閘極的方法，可降低閘 極之線寬，縮短源汲極間通道的距離，有效加快傳輸速度
559914 五、發明說明（13)
，同時具有可容易 的優點，並縮小元 。同時，因為閘極 延長元件之使用壽 地形成金屬石夕化物即 件之體積，進而達到 之體積縮小，所以可 命。 可降低閘植片電阻 增加積集度的目的 降低施加之電壓， 以 神 本發明已以較佳實施例揭露如上，然其並非用 限定本毛日月：任何熟習此技藝者，纟不脫離本發明之精 和範圍β，當可作更動與潤冑，因此本發明之保護 視後附之申請專利範圍所界定者為準。‘
0548-8025TWF(N);90145;claire.ptd 第17頁 559914
為使本發明之上 顯易懂，下文特舉一 細說明如下： 述他目的、特徵、和優點能更-明 乂實施例，並配合所附圖式，作詳 圖 第1 a - 1 c圖係顯示習 知之形成閘極的方法之步驟示意 第2 a - 2 1圖係顯示本發明夕形# ^ ^ ^ ^ ^ ^ ^月之形成具有ΐ型閘極元件之記 憶早70的方法之第一貫施例之步驟示意圖。 第3a-3 j圖係顯示本發明之形成具有τ型閘極元件之記 憶單元的方法之第二實施例之步驟示意圖。 第4a-4p圖係顯示本發明之形成具有τ型閘極元件之記 憶單元的方法之第二實施例之步驟示意圖。_ 符號說明： 1 0 1、2 0 1、3 0 1、4 (Π〜半導體基底； 102、202、302、302a、402 〜介電層； 1 0 2 a〜閘極介電層； 1 0 3〜導電層； - 103a〜閘極； 104、 203、303、403 〜硬罩幕層； 105、 204、304、404〜圖案化光阻層； 205、206、305、306、405a、405b、406a、4061)~開 π ; 2 0 7〜第一絕緣層； 2 0 7 a、3 0 7 a〜第一間隙壁； 208、410〜淺摻雜區；
0548-8025TWF(N);90145;claire.ptd 第18頁 559914 圖式簡單說明 20 9〜第二絕緣層； 一 · 20 9a〜第二間隙壁； 210、308、414a、414b、416a、416b、417a、417b〜 閘極介電層； 21 1〜導電層； 211&、3〇98、4188、4181)〜1'型閘極； · 21 2、31 2、42 0〜金屬矽化物； 30 7〜第一導電層； · 30 9〜第二導電層； 31 0〜絕緣層； 31 0a〜第二間隙壁； - 4 0 7、4 1 1、4 1 9〜絕緣層； 407a、411a、411b、415a、415b 、419a、419b〜間隙 壁； 408、409、412、413 〜光阻層； 415、418〜導電層。
0548-8025TWF(N);90145;claire.ptd 第19頁

Claims (1)

  1. 559914 六、申請專利範圍 1 · 一種形 一PMOS，包括 提供一半 及一具 面； 於 加 ’並移 於 於 極介電 幕層； 於 2· 憶單元 3. 憶單元 4. 憶單元 5. 憶單元 壁。6. 憶單元 有開口 該開u 熱該摻 除該搀 該開口 該開口 層及一 及 該半導 如申請 的方法 如申請 的方法 如申請 的方法 如申請 的方法 如申請 的方法 $具有τ型閘極之記憶單元的方法 下列步驟： 基底，該半導體基底上形成有 案化硬罩幕層，該開口露出該 側壁上形成一摻雜間隙壁； ^間隙壁以纟言亥帛導體纟底形成一 ’、間隙壁及該開口之該介電層； 之側壁上形成一絕緣間隙壁； ^露出表面之該半導體基底表面上 填滿該開口之導電I，並去除該圖 ’適用於 一介電層 介電層表 淺摻雜區 體基底 專利範 ，其中 專利範 ，其中 專利範 ，其中 專利範 ，其中 之該淺摻雜區旁形成一離子 圍第1項所述之形成具有T型 該介電層為墊氧化層。 ，第1項所述之形成具有T型 案化硬罩幕層為氮化矽 項所述之形成具有T型 =雜間隙壁為摻雜石夕玻璃 圍第4項所述之形成具有T型 該摻雜矽玻璃間矽壁為硼矽 形成一閘 案化硬罩 摻雜區。 閘極之記 專利範㈣4項所述之形成具有τ型 ，其中該淺摻雜區為蝴離子淺摻雜 閘極之記 層。 閘極之記 間壁。 閘極之記 玻璃間隙 閘極之記 區〇
    0548-8025TWF(N);90145;claire.ptd 第20頁 559914 六、申請專利範圍 7·如申請專利範圍第丨項所述之形 憶單元的方法，其中該絕緣間隙壁為氧切間隙^ 5之記 8 ·如申請專利範圍第1項所述之形成呈 憶單元的方法，其中該閘極介電層為閘極氧化&甲1之記 9」：申：專，第i項所述之形成具有心 法，其中該導電则多晶石夕層或N型蠢晶石夕層 10·如申請專利範圍第丨項所述之形成具有了型閘極之 圯憶早兀的方法，其中該離子摻雜區為N型離子摻雜區。 11 ·如申請專利範圍第5項所述之形成具有τ型閘極之 記憶單元的方法，其中，該離子摻雜區為斕離子摻雜區。 12· —種形成具有τ型閘極之記憶單元的 ^用 一龍OS，包括下列步驟： 天適用於 提供一半導體基底，該半導體基底上形成有一介電層 及一具有開口之圖案化硬罩幕層，該開口露出該介電層表 面； 於該開口側壁上形成一 Ν型導電間隙壁； 對該矽玻璃間隙壁進行氧化作用以在該半導體基底及 該Ν型導電間隙壁上形成一閘極介電層； 土一 於該開口填滿一 ρ型導電層，並去除該硬罩幕層·，及 於該Ν型導電間隙壁之側壁上形成一絕緣間隙壁。 1 3 ·如申請專利範圍第丨2項所述之形成具有τ型閘極之 記憶單元的方法，其中該介電層為墊*氧化層。 1 4 ·如申請專利範圍第1 2項所述之形成具有τ型閘極之
    0548-8025TWF(N);90145;c1 a i re.ptd 第21頁 559914 六、申請專利範圍 記憶單元的方法，直中兮圖案化破罩幕層為氮化矽層。 1 5 ·如申請專利範圍"第丨2項所述之形成具有T型閘極之 記憶單元的方法，其中該N型導電間隙壁為N型多晶矽間隙 壁或N型磊晶石夕間隙壁其中之一。 1 6 ·如申請專利範圍第丨2項所述之形成具有T型閘極之 記憶單元的方法，其中該氧化作用為熱氧化處理。 1 7 ·如申請專利範圍第丨2項所述之形成具有Τ型閘極之 吕己憶早元的方法，其中該閘極介電層為閘極氧化層。 1 8 ·如申請專利範圍第丨2項所述之形成具有Τ型閘極之 記憶單元的方法，其中該ρ型導電層為Ρ型多晶矽間隙壁或 Ρ型蟲晶石夕間隙壁其中之一。 1 9 ·如申請專利範圍第丨2項所述之形成具有τ型閘極之 s己憶單元的方法，其中該絕緣間隙璧為氧化石夕間隙壁。 2 0 · —種形成具有τ型閘極之記憶單元的方法，適用於 一CMOS，包括下列步驟： - 提供一半導體基底，該半導體基底上形成有一介電層 及一具有第一開口及第二開口之圖案化硬罩幕層，該第一 開口及該第二開口露出該介電層表面； 於該第一開口之側壁上形成一矽玻璃間隙壁，並依序 去除該第一開口及該第二開口之露出表面之該介電層； 對該半導體基底進行加熱作用，以在該第一開口之該 矽玻璃間隙壁下方形成一淺摻雜區，並去除該矽玻璃間隙 壁； 於該第二開口之側壁上形成一第一間隙壁；
    0548-8025TWF(N);90145;claire.ptd 第22頁 559914 六、申請專利範圍 於該絕緣間隙壁外侧及該第一間隙壁外側分对形成一 第一N型導電間隙壁及一第二N型導電間隙壁； 、於該第一開口之該半導體基底表面及該第一 N型導電 間隙壁表面上形成一第一閘極介電層，及於該第二開口之 该半導體基底表面及該第二N型導電間隙壁表面上形成一 第二閘極介電層； 於該第一開口及該第二開口分別填滿一第一 p型導電 層及一第二p型導電層，並去除該圖案化硬罩幕層；及 於該第二N型導電間隙壁之側壁上形成一第二間隙 壁0 2 1 ·如申請專利範圍第2 〇項所述之形成具有τ型閘極之 吕己憶單元的方法，其中該介電層為塾氧化層。 22 ·如申請專利範圍第2 0項所述之形成具有T型閘極之 記憶單元的方法，其中該圖案化硬罩幕層為氮化矽層。 2 3 ·如申請專利範圍第2 0項所述之形成具有T型閘極之 記憶單元的方法，其中該石夕玻璃間石夕壁為侧石夕玻璃間隙 壁 〇 24 ·如申請專利範圍第2 3項所述之形成具有T型閘極之 記憶單元的方法，其中該淺摻雜區為删離子淺摻雜區。 2 5 ·如申請專利範圍第2 〇項所述之形成具有T型閘極之 記憶單元的方法，其中該第一間隙壁為氧化矽間隙壁。 26 ·如申請專利範圍第2 〇項所述之形成具有T型閘極之 記憶單元的方法，其中該第一 N蜇導電間隙壁為N型多晶石夕 間隙壁或N型磊晶矽間隙壁其中之/ °
    0548-8025TWF(N);90145;claire.ptd 559914 、申請專利範圍 27 ·如申請專利範圍第2 0項所述之形f具有T型閘極之 記憶單元的方法，其中該第二N蜇導電間隙壁為N型多晶矽 間隙壁或N型磊晶矽間隙壁其中之〆。，、 28 ·如申請專利範圍第2 〇項所述之形成具有T型閘極之 記憶單元的方法，其中該第一閘棰介電層為閘極氧化層。 2 9 ·如申請專利範圍第2 〇項戶斤述之幵y成具有T型閘極之 記憶單元的方法，其中該第二閘椏介電層為閘極氧化層。 3 0 ·如申請專利範圍第2 〇項所述之形成具有T型閘極之 記憶單元的方法，其中該第一 p梨導電層為P型多晶矽間隙 壁或N型蠢晶秒間隙壁其中之一。 31 ·如申請專利範圍第2 〇項所述之形成具有T型閘極之 記憶單元的方法，其中該第二p蜇導電層為P型多晶矽間隙 2或N型蠢晶砍間隙壁其中之一。 3 2 ·如申請專利範圍第2 〇項所述之形^成具有T型閘極之 記憶單元的方法，其中該第二間隙璧為氧化矽間隙壁。
    0548-8025TWF(N);90145;claire.ptd 第24頁
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW591804B (en) * 2003-06-24 2004-06-11 Nanya Technology Corp Multi-bit stacked non-volatile memory and manufacturing method thereof
CN1610063A (zh) * 2003-10-24 2005-04-27 上海宏力半导体制造有限公司 形成栅极结构的方法
US7112479B2 (en) * 2004-08-27 2006-09-26 Micron Technology, Inc. Methods of forming gatelines and transistor devices
US7749911B2 (en) * 2004-11-30 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an improved T-shaped gate structure
KR100596926B1 (ko) * 2004-12-29 2006-07-06 동부일렉트로닉스 주식회사 Ｍｏｓ 트랜지스터의 제조 방법
DE102005002739B4 (de) 2005-01-20 2010-11-25 Infineon Technologies Ag Verfahren zum Herstellen eines Feldeffekttransistors, Tunnel-Feldeffekttransistor und integrierte Schaltungsanordnung mit mindestens einem Feldeffekttransistor
KR101531885B1 (ko) * 2009-05-12 2015-06-29 주식회사 동부하이텍 반도체 소자의 제조 방법
US8835265B1 (en) * 2012-06-18 2014-09-16 Altera Corporation High-k dielectric device and process

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
JPH10289957A (ja) * 1997-04-15 1998-10-27 Seiko Epson Corp 半導体装置およびその製造方法
US6093945A (en) * 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
TW457698B (en) * 1998-12-02 2001-10-01 Winbond Electronics Corp Nonvolatile memory control circuit and control method thereof

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