TW559823B

TW559823B - System and method for identification of faulty or weak memory cells under simulated extreme operating conditions

Info

Publication number: TW559823B
Application number: TW091113210A
Authority: TW
Inventors: Mark Templeton; Dhrumil Gandhi
Original assignee: Artisan Components Inc
Priority date: 2001-06-15
Filing date: 2002-06-17
Publication date: 2003-11-01
Also published as: US6862721B2; US6667917B1; US20040004872A1; WO2002103706A3; WO2002103706A2; US20040062095A1

Description

1 559823 五、發明說明（1) 【發明之背景】發明之領域本發明一般而言係關於電腦記憶體，尤有關故障或弱記憶體單元之識別系統與方法。習知技術之描述

在半導體產業中’拔入式§己憶體已相當普遍地變成大型與超大型積體電路（1C)之重要元件。嵌入式記憶體允許實現部分或全部系統單晶片（SOC)之1C的訂製或^半^製設計’其幫助減少總元件數並降低製造成本。這些丨c通常亦採用「標準元件」之資料庫作為建構區塊以建^期望之邏輯電路。標準元件通常包含例如N〇R、NAND、INVERT之使用過的邏輯功能，且又可包含解碼器、暫存器、計數器、以及其他更複雜的元件。 ° ° 圖1係為顯示用於I c設計1 0 0之習知嵌入式記憶體的圖二記憶體核心包含一個具有複數個記憶體位元單元i 10 之記憶體陣列102。這些記憶體位元單元11〇執行以二進位 1輯值「0」或「1」之型式儲存資料之主要功能。丨c設計更包含X解碼電路1〇4、丫解碼電路1〇6、感測放大器電 09、I/O電路113、以及控制電路1〇8。X解碼電路ι〇4與 y碼電路10 6提供選擇或存取之能力，用以取決於編碼的 2 t置㈠皮提供作為至嵌入式記憶#之輸入）▲選擇或存心先疋記憶體單元110。感測放大器電路109與I/O電路11 3 選定的記憶體單元110進行較快的存取動作。控制 8藉由產生内部時序脈衝、緩和外部輸入信號與時

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鐘並界定欲在記憶體位元單元上執行之動作，以控制解碼電路1 04/1 06、感測放大器電路1〇9以及I/O電路113之功能與時序。舉例而言，在RAM的情況下，此動作可以是讀取或寫入動作。記憶體陣列1 〇 2通·常被編成二維陣列，其中記憶體單元11 〇係被定址於記憶體陣列1 02之列或「字元線」與行或「位元線」之交點。為了存取一個既定的記憶體單元 110 ’必須選擇於設置有記憶體元件之交點的字元線與位元線。為此，需將記憶體位址分為行與列位址信號，並藉由使用X解碼電路1 〇4與y解碼電路106來獨立解碼這歧行盥_ 列位址信號。一 ^ δ己憶體核心1 〇〇可包含具有相同數目之行與列的單一或多重可調整組態（c〇nf igUrabie)之記憶體陣列1〇2。嵌入式記憶體通常被設計成在相同循環期間，提供同時存取一列中的多重單元11 0，而相同周期一般係由記憶體之主要時鐘彳s號輸入所界定。於此情況下，可將複數條行位元線聚集在一起，以形成一個1/〇(輸入/輸出）記憶體區塊陣列’其複數條行位元線係藉由專用的γ解碼電路1〇6、感測放大器109與I/O電路113而被多工組合成單一。接著，^ 記憶體I /0區塊包含單元陣列以及對應之γ解碼器、感測放大器與I/O電路，其在每個存取周期將提供對單一單元11〇之存取。在這種實例中，記憶體陣列丨〇2包含複數條藉由列字元線之啟動而被存取之記憶體單元丨丨〇之列。這些單元之群組係被多工組'合成一個輸出，而每個這樣的輸出係

559823 五、發明說明（3) 11 〇之群組°隐體區塊之間的每個相交點表示記憶體單元取。ιηί^ ί其中只有一個會在循環期間於1/0接腳被存元。一個些單元之集合可形成一個記憶體巨集單 ^ ^ 更多個這樣的記憶體單元係被使用作為主建構二塊，用以在訂製或半訂製IC«0C晶片上實現儲存元建構實際^ :1，。ί t商？力製造具有最小缺陷之晶#，但關於發生在製程期^確實會因各種原因而產生。這些原因可以力”==二逐，上的記憶體之密度與數量的增 (或者優良零件H漸易受這種缺陷影響。根據整體良率陷之影響力已大、二零/牛之比例」’在嵌入,記憶體内的缺陷會使得全部H：二/。因為早—記憶體單元中之單—缺了藉由使用額外儲存單來各有人貫現善整體良率，.而ί = 复？種缺^之技術，用以改 112。圖丄ΐ = 心1〇°顯示三個故障或弱記憶體單元被視為故陸赤存或保留正確資料之記憶體單元，係楹供i * & 3硬性錯誤（hard err〇r)。無法在預期時Η向、 k供正確資料頂朋時間内㈤“咖);ί !儿U〇，係被視為弱或軟性錯誤應於操作二；具有下述，之單元：因致於使記憧體單=早70110之性能已經充分降低，以隐體早7G1 1 〇無法在預期時間内提供正確資料。

559823 、發明說明（4) 這種弱或故障單元可譬如因元件、電晶體、金屬之退化、或其他橋接缺陷、單元中之不良元件、或其他理由而產生。單元中之元件退化可能由長期使用與不完美製造出 =元件連接之記憶體單元而產生。橋接缺陷可能在半導體 ’程期間’從類似金屬沈積或餘刻之製程步驟中之較小型的局部變化而產生。在單元中之不良元件可能是落在半導㈢^之不期望的微粒之結果。除非可修復或置換故障記々，單元以確保IC或8〇(：晶片之適當操作，否則單一記憶

f單元的故障將導致整個1(：或3〇(：晶片產生故障，並使得晶片成為不可使用。 SOC曰但1^雞膂在將敉咼密度之建構區塊封裝成1C或六晶夕片時出現。大型記憶體區塊包含與I/O記憶體區塊二，多數之列記憶體線。當記憶體陣列之尺寸增加時， 2作之5己憶體陣列的數目會成比例地減少，其乃由設 2大記憶體陣列内之記憶體單元缺陷有增加的可能性成太il為了製造這種具有大型記憶體之1c或3〇(：同時維丰二制，可能需要使用可用以修復故障記憶體之冗餘仔之杲些方法。

以好ί Ϊ復方法中之基於雷射熔絲或其他「配線」方法储存亓杜f仃修復（Β 1SR)方法，係已經被使用以經由冗證明有2修復故障與弱記憶體單S。在記憶體測試期所置記憶體單元112，係由冗餘記憶體儲存元子他記憶體几：與修復電路通常包含雷射可規劃式溶絲或 "π件，其乃適合儲存對應至故障記憶體元件且

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要被置換之那些位址組態。雷射可規劃式熔絲具有幾個缺點，包雷射程式化製造基礎結構…，由 ::之：護圈與其他需求，使得雷射可規劃式炼絲2 雷射熔絲程式化並未在100%的時間上正 =之產能損失…雷射可規劃式溶絲必須二： :規：，因，’所有缺陷必須在修復之前識別*。由；：試?、環境依賴本質，弱單元之識別需要相當的額外測一 BISR系統使用類似之方法。在BISR的情況下，用以行所有，能之電路係被埋入至相同的丨c、s〇c之上，或於相=的系統板上，以作為可能需要修復之記憶體。當這此 =能係被置於位於系統板層之IC外部時，經由接腳提供ς 上之適當元件的存取用以執行修復動作。、 BISR包含允許測試目標記憶體以確認故障位置之 |行測試（BIST)元件。BISR —般係在1(：、s〇c、或系統板期η:時’或在最高層重置之時被執行。*自行測試間’測成圖案係由在BIST内之資料產生器所產生，而資記係在BIST之控制下，被寫入至記憶體中之所有位置並從 ^憶體中=所有位置讀取。BIST亦具有以一種測試記憶體之所有單元的方式產生位址之位址產生器。比較器比較從記憶體陣列讀取之資料與對資料產寸i貧料，如果不匹配，則故障位址係以一種編碼格 X儲入暫存器。在整個記憶體受到測試之後，B ISR電路決 559823 五、發明說明（6) j是：存在有足夠可取得的冗餘儲杜,^，生表示記憶體是之旗標在廠測試期間未能修復，則可系統出貨給ί;裝於系統中並出貨一士買σ苳戶，就不會使用指示 ,y 母田在場域將系統通電時自行修復動作。 f 5己憶體存取動作期帛，儲存非二，址係用“將對故障位址之存 ϋϊ冗餘位址。記憶體存取位址 :比較’如果匹配產生，則存

餘位址。重新定向係由在BISR "而BISR供應適當的冗餘位址 J然ΒIS R會在不需要雷射熔絲不同☆晶片it或重置期現的條件之下使用記 B⑽製程期間於記憶體核心上^ 旦1C或SOC(例如當記憶體單元 i X其正常模式開始操作時所會產 BISR::己憶體單元可能在晶片或系 BJS;測減期間適當操作，然而，當呆2條件改變冑，弱記憶體單元可 ^皿f在初# it電或重置之後大幅，s知之BIST或BISR可輕易偵測存以修復所有的故障伋信號。如果旗標表示零捨棄此零件。當零件合給客戶。一旦將零件^ 記憶體是0K之旗標。另，BISR電路會持續執行於故障暫存器區塊中之取轉移（或重新定向）至係與故障暫存器資料之取會被重新定向至適當之内的冗餘控制區塊所給嵌入式記憶體。的情況下提供修復功能間之BISR測試期間所出問題。具體言之，在之測試，係無法適當涵為「弱」時）在BISR之生的情況。統通電或重置期間之，如操作溫度或電壓之能開始故障。1C或SOC 增加是非常普通的。因到故障之記憶體單元， 559823 五、發明說明（7) 其乃因為無法在測試動作期間對此單元進行讀寫。然而，弱記憶體無法藉由習知之BIST或BISR系統而被债測，其乃因為弱記憶體單元將在測試期間正常操作，而此測試係於通常存在於通電或重置期間之較少充滿應力的條件下產生。不幸的是，如果藉由習知之BISR而在通電或重置步驟期間將具有一個或更多個弱記憶體單元之系統修復’則一旦操作條件改變（譬如，因IC或系統板之溫度的增加）’弱單元就有可能開始故障。當系統期望在8丨SR之

後有正確操作之記憶體時，這將使整個系統產生故障。對於系統之使用者而言，這種系統故障通常是不可接受的。因此’用以修復嵌入式記憶體之B丨SR之使用係嚴格地受到限制。鐘於上述問題’存在有改善記憶體測試方法之需求。這些方法應降低老化後弱記憶體單元故障之效應。又，這些方法應在不需要擴大環境測試（包括在高於正常電壓與溫度之下作測試）的情況下，允許極端操·作狀況之模擬。這將有益於生產期間與BISR動作之測試。【發明概要】廣義來說，本發明藉由提供一種測試系統來滿足這些需求，此測試系統使用具有減少的脈衝寬度之應力時鐘信號，其模擬極端操作狀況並允許偵測故障記憶體單元與弱記憶體單元兩者。在一個實施例中，係揭露一種故障與弱記憶體單元之識別方法。本發明提供用以存取記憶體陣列

第11頁 559823 五、發明說明（8) 之正常内部時鐘信號，其中~m 正常操作期姑六w具中记隐體陣列可包含複數個可在由使用岸力‘ η:，2冗餘記憶體單元。此外，測試係藉 :便用應力時μ破而於記憶體陣號之每個脈衝係具有比正常仃應、力時鐘栺短的寬产。π μ· 士斗+吊内°卩時鐘仏琥之每個脈衝來得試之纪體單_伤^、藉由使用應力時鐘信號而未通過測糸被視為不可用的記憶體單元。在某此實單元之所需要的積H 記憶胃陣列之記憶體 ::所需要的讀取與寫入時間，並取 :::入時間之餘裕或容限(margin)。由於環境條斤：要；作條件與其他因素可能的變化，最佳容限之數量、體陣列之記憶體單元所需要的讀取與寫入時間 2 導出二應力時鐘信號;之每個脈衝可以是大約等於正常時鐘信號之每個脈衝減去容限。最好的情況是，並不^ 正常記憶體存取動作期間使用應力時鐘信號，而是在正 a己憶體存取動作期間使用正常内部時鐘信號。

在另一個實施例中，係揭露一種故障功能邏輯之方法。類似於上述說明，本發明提供用以存取功能邏正常時鐘信號，其中功能邏輯可在正常操作期間存取功能邏輯。此外，一項測試係藉由使用應力時鐘信號而於功能邏輯上執行，其中應力時鐘信號之每個脈衝係具 L 正常時鐘信號之每個脈衝來得短的寬度。依此方式，、I 使用應力時鐘信號而未通過測試之功能邏輯元件，係4、為是不可用的功能邏輯元件。 ’、1視在又另一實施例中，係揭露一種嵌入式記憶體裝置。

第12頁 559823 五、發明說明（9) 嵌入式記憶體裝置包含··一記憶體陣列，可包含複數個可在正常操作期間被存取之冗餘記憶體單元；以及一可規割 $正常内部。可規劃式正常内，時鐘τ受到規劃以：土：：應：時鐘信號中應力時鐘信號之每個脈衝係具 :比取記憶體陣列之正常内部時鐘信號來得短的寬 ί路ϊίί喪入式記憶體裝置中的係為-内建自行測試用應力時鐘信號執行内建自行測試。依此方，j極鈿刼作狀況係由應力信號所模擬。可選擇地，嵌入工5己憶體裝置可包含一個例如暫存器之儲存器，其由：建自行測試電路所偵測到的故障記憶體位址。文，私冗餘控制邏輯，其將對故障記憶體 ΐί 動作重新定向至冗餘記憶體單元。下之個實施例係揭露一種於模擬之極端狀況取纪憶；陳』：法。i常内#時鐘信號係提供作為存取6己隐體陣列使用，其中記憶期間被存取之冗餘印惜辦留- 』匕s J在正吊操作寬产之摩六π味成β隐體。此外，藉由使用具有脈衝 ί:ΐΐί:ί試記憶體陣列’此應力信號之脈衝寬 :力r，：：:"夺鐘信號之脈衝寬度來得短，1藉由使用 ;:=之:=體單元係被記錄成不可用的擬。如上所述，正常：二由應力信號所模記憶體單元之所需要的』決：!^陣列之究阳。5」ΐ t隱體皁疋之所需要的讀取與寫入時間之、 5 時鐘信號之每個脈衝可以是大約等於正常 559823 五、發明說明（10) 内部時鐘信號之每個脈衝減去容限。、具優點的是，本發明之實施例係能經由應力時鐘f % 來摘測弱記憶體單元…本發明之實施例；用】= 用Γί極ΪΓ:狀況可能藉由應力時鐘信號ί 的鐘信號可摹擬例如溫度與電麼的變數之效應。因A’因為可藉由使用應力時鐘信二 ΐ =溫ί與：ί的變數之差異以取代實際上改變個別測试變數，所以藉由使用本發明之實施例係可節省時間。此外，本發明之實施例可利用應力時鐘信號，以在 ASIC之通電或重置期間，在ASIC記憶體之上 BIST或BISR。尤其，在ASIC之通電或重置期間，BISR^ 係藉由使用應力時鐘信號（其有助於弱記憶體單元與故 '障記憶體單元之發現）來測試記憶體核心。本發明之其他實施樣態與優點，將從配合藉以顯示發明原理之附圖之下述詳細說明而得以更顯清楚。【較佳實施例之說明】 >本發明揭露了關於使用具有減少的脈衝寬度之應力時鐘信號之測試系統，其模擬極端操作狀況並允許故障記憶體單兀與弱記憶體單元兩者之偵測。為此，本發明之實施例提供以高應力位準測試ASIC之元件（其可以是記憶體單元或功能邏輯）之測試系統，用以在模擬之極端狀況之下發現弱記憶體單元與故障記憶體單元，以及功能邏輯。在下述說明中’提出許多具體細節以便能徹底理解本發明。第14頁 559823 發明說明（11) 然而，热習本項技藝者將明白到，本發明可能在沒有某些或所有這些具體細節的情況下實現。在其他實例中，為了避免不必要地模糊本發明，並未詳細說明熟知的處理步驟0

吾人已經從習知技術的角度說明圖1。圖2A係為依據本發明之一實施例之具有高應力内建自行修復之嵌入式記憶體系統200的方塊圖。記憶體系統2〇〇可在一個IC或§〇〇上，或在系統板上完全實現。整個記憶體系統2 〇〇包含具有/内建自行測試（BIST)電路204、暫存器2〇7之高應力内建自行修復（BI S R)系統2 〇 2，以及冗餘控制邏輯2 〇 8。咼應力BISR系統202係用以自行修復嵌入式記憶體 206，>其乃被增強以供高應力測試用。一個時鐘21〇係被提供至=應力B I SR系統2 0 2與嵌入式增強記憶體2 〇 6。高應力 BISR系統202亦被提供以重置信號2 1 3與BISR致能信號 2 1 4。又’修復旗標2 1 2係被提供作為來自高應力β丨SR系統 202之^輸出。ASIC 200之記憶體陣列206包含複數個冗餘記

憶體，το，這些冗餘記憶體單元係用以置換在記憶體裝置之測試期間被證明是缺陷的記憶體單元。吾人應注意到冗餘記憶體單元係可設置在記憶體陣列2〇6之内，或在記憶體陣列2 0 6外部之A SIC上的另一個位置。在某些實施例中’冗餘記憶體可以出現在除AS 1C. 200上以外的位置。兩應力B ISR系統2 0 2提供記憶體陣列2〇 6之高應力測試L其允許本發明之實施例發現弱記憶體單元與故障記憶體單元。在操作期間、BIST電路2〇4以高應力模式（決定記

第15頁 559823 五、發明說明（12) 憶體陣列之每個記憶體單元是否將在屬化的場域條件下操作）測試記憶體陣列206。尤其，BIST電路204輸出各種控制信號、位址、以及用以在記憶體陣列2 〇 6上執行b I ST的資料。又，B I S T電路2 0 4接收來自記憶體陣列2 〇 6之輸出端子的輸出資料，決定記憶體陣列2 0 6之任何記憶體單元是否為故障，並將測定結果輸出至暫存器2 〇 7。因此，b IST電路2 0 4可藉由前述動作測試出包括在記憶體陣列2 〇 6中的任何記憶體單元是否為故障。 B I ST電路2 0 4更進一步決定在應力測試期間所發現之任何一個故障與弱記憶體單元是否為可修復的，並藉由使用修復旗標212輸出此結果。修復旗標212表示記憶體是否合格或不合格。合格之結果可表示沒有故障或弱記憶體單元存在，或表示故障或弱記憶體單元存在，但可藉由使用几餘e己憶體早元修復。不合格之結果表示故障或弱記憶體單元存在，且亦無法藉由使用冗餘記憶體單元而修復。當可修復記憶體單元存在時，與冗餘控制邏輯2 〇 8相關聯的暫存器20 7可幫助資料改道至冗餘記憶體單元。本質上’對於每個被發現的故障或弱記憶體單元而言，暫存器2 0 7紀錄故障或弱記憶體單元之位置，並將那個資訊提供給冗餘控制邏輯2 0 8，這有助於存取故障或弱記憶體單元之改道。在記憶體存取動作期間，儲存於暫存器2 0 7中的故障位址係用以使對故障位址之存取重新定向至非故障冗餘位

第16頁 559823 五、發明說明（13) 址。記憶體存取位址係與暫存器2 〇 7之内容作比較，如果匹配的話，則存取會重新定向至冗餘位址。重新定向係由提供正確位址給位址解碼器之冗餘控制邏輯2 〇 8所提供，其因而被定址於一記憶體陣列20 6中。如前所述，高應_力 BIS R系統2 〇 2提供記憶體陣列2 〇 6之高應力測試，其允許本發明之實施例發現弱記憶體單元與故障記憶體單元，這將緊接著參考圖3而進行更詳細之討論。本發明之實施例之高應力測試系統亦可與功能邏輯元件（例如NOR、NAND、INVERT) —起使用，其中冗餘功能邏輯係提供作為故障功能邏輯元件之修復。圖2 B係為顯示依 _ 據本發明之一實施例之具有供功能邏輯用的高應力内建自行修復之AS 1C 250的方塊圖。AS 1C 250包含一個具有内建自行測試（BIST)電路204與暫存器20 7之高應力内建自行修復（BISR)系統20 2。連接至高應力BISR系統202係為與冗餘功能邏輯254與冗餘控制邏輯208連通之功能邏輯25 2。時鐘210、重置21 3以及BISR致能信號2 14係被提供至高應力 BISR系統2 02。又，修復旗標212係被提供作為來自高應力 BISR系統202之輸出。在圖2B中，冗餘功能邏輯25 4可用以置換在裝置之測 _ 試期間被證明是有缺陷的功能邏輯元件。吾人應注意到冗餘功能邏輯電路254係可設置在功能邏輯252之内，或設置於功能邏輯2 52外部之ASIC 250上的另一個位置。在某些 _ 實施例中，冗餘功能邏輯電路2 5 4可以出現在除了 A SIC 2 5 0上之外的位置。·

第17頁五、發明說明（14) 類似於圖2A的是，圖a 能邏輯252之高應力测試，装二應力BISR系統2 02提供功功能邏輯252之内的故障遴^ ，本發明之實施例發現在路204以高應力模式（決障定邏功輯^件/在操作期間，BUT電件是否將在變化的場域條件二f = 2 5 2，每，故障邏輯元又，BIST電路204接、收决ό呆乍）測試功能邏輯2 52。輪出資料，決定功能^能邏輯252之輸出端子的 2〇4可藉由前述動作測試暫存/2G7 °因此，BIST電路能邏輯元件是否為故障包括在功能邏輯252中的任何功 BIS丁電路20 4更進一牛、上任何-個故障功能邏輯二決，在應力測試期間所發現之是否合格或不合格。合格之:使罢旗上212表不功能邏輯252 元件存在，或表f ^ …果可表不沒有故障功能邏輯冗餘功元件存在，且亦無、、Λ Λ 結果表示故障功能邏輯告可攸$亦無法藉由使用冗餘記憶體單元而修復。本質上，f+M — / 幫助貝料改道至冗餘功能邏輯25 4。器207命棹t 被發現的故障功能邏輯元件而言，暫存 :=:Λ功能邏輯元件之位置，並將那個資訊提供改道。、上1邏輯20 8，這有助於存取故障功能邏輯元件之圖3係為顯示依據本發明之一實施例之高應力b ! s r系 559823 五、發明說明（15) 統之測試信號30 0的信號圖。測試信號3〇〇包號210、正常内部時鐘信號3 02、岸卜邛時鐘信單元時序信鑛、以及弱單元時;力二 21〇係為提供至ASIC之全局時鐘信號。正常内卜時卩時鐘 302係取決於記憶體陣列之記憶體夺£ 號入時間。具體言之，正常内部時鐘：==㈡，取f寫入(較長者)。此外，-段容限係被：：； = ; 間以j許變動。因此，正常内部時鐘信號3〇2之每個脈衝夺 =專於'需執行一項讀取或寫入動作至記憶體單元加上二之：如從所需要的讀取或寫入時間的預期紇化所決疋的。在記憶體陣列之正内部時鐘信號3G2。 ^作期間係使用正常所需ί=!ϊ304亦取決於記憶體陣列之記憶體單元 3 2^ Λ主時間。然而，不像正常内部時鐘信號 Γ:二，♦ 信號304並不包含容限、。因此，應 4之每個脈衝係大概#於正常㈣時賴2之 :衝減去容限t314。本發明之實施例係利用應力時鐘信 Ϊ靡L=IC之Ϊ電或重置期間，在㈣記憶體之上執行 Ζ Ζ ^ 。尤其，在AS 1C之通電或重置期間，Β I SR系統應力時鐘信號3 04(更詳細說明於後，其幫助發現 =己，體單元與故障記憶體單元）來測試記憶體核心。在間所發現之故障與弱位址係儲存於暫存器中，並藉由拴制邏輯用以使來.自非功能位址之存取重新定向至多餘第19頁 559823 發明說明（16) 的功能冗餘位址。如上所述，重新定向係藉由提供正確位址給位址解碼器之冗餘控制邏輯而進行，其乃因而定址於記憶體陣列中。

故障單元時序彳§號3〇6表示用以執行讀取或寫入之特故障A憶體單元所需要的時間。如圖3所示，故障單元 306於點316完成讀取或寫入動作。然而，點316發生在點 310之後，其係正常内部時鐘3〇2之下降緣。因此，不管應力時鐘304或正常内部時鐘3 〇2是否用以執行測試，故障單 X306將党到偵測。習知之BISR與81§了電路必須憑靠例如正常内部時鐘3 0 2之信號以執行記憶體測試。甚至在習知之BISR或BIST使用增加的應力電壓或其他極端環境狀況以執行測試時，這亦是真實的。因此，習知之BISR與BIST電路常能偵測例如單元30 6之標準的故障記憶體單元。然而’並未藉由使用習知之BISR 4BIST技術來偵測例如單元 3 0 8之弱記憶體單元。

如圖3所示，弱記憶體單元3 0 8於點31 8完成讀取或寫入’而點318發生在正常内部時鐘30 2上之點31〇之前。然而’在貫地操作期間，操作條件的變動會導致有效消除容限t3U之AS 1C的改變，從而要求記憶體讀取與寫入動作在點311 (大概等於點31〇減去容限t3i4)之前完成。在這些情況下Λ因為弱記憶體單元30 8於點31 8(產生在正常内部時鐘3 0 2上之點311之後）完成讀取或寫入，所以弱記憶體單元308將故障。因此，因為習知之BISR與813丁電路使用正常的内部時鐘以執行4記憶體測試，所以習知之B ISR與B IST

第20頁 559823 五、發明說明（17) 電路並不能偵測例如弱單元3 0 8之弱記憶體單元。具優點地，本發明之實施例係能經由應力時鐘信號 3〇4來偵測弱記憶體單元308。本發明之實施例係利;^力時鐘信號304，用以在ASIC之通電或重置期間在ASIC記憶體之上執行高應力BISR。尤其，在ASIC之通電或重置期〜間，BISR系統藉由使用應力時鐘信號3〇4(其幫助發現弱記憶體單元308與故障記憶體單元3 06 )來測試記憶體&核心/ 雖然已討論關於記憶體陣列之正常内部時鐘與應力/時鐘信號，但吾人應注意到正常内部時鐘與應力時鐘信號亦可與功能邏輯一起使用，如圖2B所示。、因為弱記憶體單元3 0 8於點3 1 8完成讀取或寫入，所以本發明之實施例將偵測弱記憶體單元3〇8，而點318發生在應力時鐘信號304之下降緣（點31 2)之後。因此，藉由使用應力時鐘信號30 4以執行BIST或BISR，本發明之實9施例能偵測並修復故障記憶體單元與弱記憶體單元兩者。為了提供士常内部時鐘信號3〇2與應力時鐘信號3〇4兩者，本發明之實施例係利用能提供兩個記憶體時鐘信號之記憶體電路。二圖4係為顯示依據本發明之一實施例之能提供除正内部時序信號30 2以外之額外「受應力」内部時序庐號3〇4 之記憶體控制電路4〇〇的方塊圖。記憶體控制電路“包 -個記憶體時鐘產生器術，其乃經由第—緩衝器4Q4與第二緩衝器406而連接至多工器4〇8。記憶體時鐘產生器能經由第一緩衝器4〇4而將正常内部時鐘信號3〇2提供給多

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工器40 8，並能經由第二緩衝器4 06將·應力時鐘信號3〇4提供給多工器4 〇 8。在4呆作中’ §己憶體控制電路4 〇〇經由取決於應力測試接腳41 0之狀態的輸出41 2，而將正常内部時鐘信號⑽2或應力時鐘信號3 0 4提供給記憶體核心。具體言之，在a g I [ 之通電或重置期間’應力測試接腳410係被設定成藉由使用多工器408以選擇應力時鐘信號30 4。在測試與更新暫存器之後，應力測試接腳410係被設定成在記憶體核心之正常操作期間選擇正常内部時鐘信號3 〇 2。依此方式，本發明之實施例會在BISR期間以較高應力位準測試^憶體，以，在記憶體核心之正常操作期間在正常内部時鐘信號之下圖5係為顯不依據本發明之一實施例之用以執言力内建自行修復之方法5 0 0的流程圖。在開始動作“^中、' 執行預處理動作。預處理動作包括決定記憶體存取 I 的脈衝長度’選擇供BIST測試用之向量，'以及其項技藝者將明白的預處理動作。、“、、自本在BIST動作50 4中’藉由使用應力時鐘信號以 BIST。BIST電路以高應力模式（決定記憶體陣 ^ 憶體單元是否將在變化㈣域條件下#作：= 列。尤其，BIST電路輸出各種控制信號、位址、圯隐體陣在記憶體陣列上執行B I ST的資料。又，B丨ST 、以及用以記憶體陣列之輸出端子的輸出資料，*定記憶= 何記憶體單元是否為 '故障，並將測定姓果舲彳之任疋〜果輸出至暫存器。

559823 五、發明說明（19) 因此，BIST電體單元是否為應力時鐘要的讀取與寫是，應力時鐘每個脈衝大概之實施例利用在ASIC記憶體時鐘信號測試憶體單元之發在實地操限之AS 1C的改常操作條件之單元將故障。接著在動元是否為可修發現之任何一藉由使用修復合格或不合格元存在，或表由使甩冗餘記記憶體單元存復的。如果特中宣布ASIC為路可測試出故障。信號係取決入時間。然信號並不包等於正常内應力時鐘信之上執行高記憶體，係現。作期間，操變，從而要下更快完成記憶作5 0 6中復的決定個故障與旗標輸出。合格的示故障或憶體單元在，且藉疋自己憶體不可用 '的包括在記憶體陣列中的任何於記憶體陣列之記憶體單元所需而，不像正常内部時鐘信號白勺含容限。因此，應力時鐘信號之部時鐘之脈衝減去容限。^發明號’以在ASIC之通電或重置期間應力BISR。如上所述，使用應力可以幫助弱記憶體單元與故障記作條件的變動會導致有效消除容求5己憶體讀取與寫入動作比在正。在這些應力條件下，弱記憶體 ’作出關於每個故障或弱記憶體單。ΒI ST電路決定在應力測試期間所弱記憶體單元是否為可修復的，並此結果。修復旗標表示記憶體是否結果可表示沒有故障或弱記憶體單弱冗憶體單元存在，但它們係可藉修復。不合格的結果表示故障或弱由使用冗餘記憶體單元亦是不可修單元不是可修復的，則在動作5 〇 8 。如果所有故障或弱記憶體單元都

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是可修復的行。則方法5 0 0係以暫存器規劃動作5丨〇持續進罝-ίΐί 劃動作510中’BISR暫存器係以故障盘弱 :兀位置來規劃。當可修復記憶體單元存在時，盥冗、尋制邏輯相關聯的暫存器會幫助資料改道至冗餘記憶體單工疋。本質上，對於每個被發現的故障或弱記憶體單元吕’暫存器紀錄故障或弱記憶體單元之位置，i 訊提供給冗餘控制邏輯，這有助於存取故障或弱記 f 元之改道。早口然後在動作512中，ASIC係藉由使用修復的記憶體操作。在記憶體存取動作期間，儲存於暫存器中的故址係用以使對故障位址之存取重新定向至非故障冗餘位址。記憶體存取位址與暫存器之内容作比較，而且如果匹配的話，則存取會重新定向至冗餘位址。重新定向係由供正確位址給位址解碼器之冗餘控制邏輯所提供，其因被定址於一記憶體陣列中。、後處理動作係在動作51 4中執行。後處理動作包括解碼記憶體存取請求’以及其他熟習本項技藝者將將明白的後處理動作。具優點地，本發明之實施例係能經由應力時鐘信號 <貞測弱記憶體單元。本發明之實施例利用應力時鐘信號以在A SIC之通電或重置期間在as IC記憶體之上執高應力BISR。 # 在一個實施例中，本發明之技術之最佳配置與利用係藉由利用一個產生器1而實現。產生器通常應被認為是包含

559823 五、發明說明（21) 一個或更多個彦头哭益特別地最佳化個產生器可為-項特定任務而被生言應六肉法牛例而s ，這種任務或子任務可包括：產置二i使用。自行修復系統（例如圖2A所示）以與記憶體裝憶體示依據本發明之-實施例之例示簡化的記 Γ ^ ^ ^ m圖形使用者介面（GUI)前端600的方塊圖。例 ^ L蛀〜f生器GlU 600顯示用以將參數輸進資訊欄602 1: ί:記:隱體應用之一個視圖1義來說，記憶體產 "一剧入貝料之正確並執行適當的產生器以定義記憶體應用。在利用GUI前端視圖6〇〇接收資料之後，本發明之實施例之記憶體產生器後端利用記憶體產生器來處理資料，如緊接著參考圖6B所說明的。，6 B ^為顯示依據本發明之一實施例之例示的記憶體產生器後端6 5 0之方塊圖。記憶體產生器後端6 5 0包含XPAR 程序6 5 2、鋪瓷式（tiHng)弓丨擎6 54、BifUat〇r程序6 5 6， CDLGEN程序6 64、以及單元庫666。一般而言，這些程序一起作用’以為特定記憶體應用程式產生LEF模型658、 GDSII模型6 6 0、以及spiCE模型6 62 °LEF模型65 8包含位置與路徑資訊，其係由選路器所利用以製造積體電路。 GDSII模型66 0包含光罩佈局，並由半導體晶圓代工廠所利用。SP ICE模型6 6 2包含記憶體應用程式之電路互連定義、操作特性、以及示意圖。因此，設計者可使用供交互確認用之此應用程式的SPICE模型。

如上所述，例示，的記憶體產生器後端65 0處理經由GUI

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前端6 Ο 0所接收到的畚袓 e ^ 健六认押- 枓。具體而言，XPAR程序652將利用缺凡庫中的特定單元佈局所需要的規則予以包封。 P後，這些規則與供記憶體應用程式用的參數資料，係一二為了最佳化與單元配置而被提供至鋪竟式引擎65 4。藉區別XPAR程序65 2之函數與鋪瓷式引擎654之那些函數，固別規則可在不需要改變鋪瓷式引擎654中所利用之函數與配置演算法而為特別應用程式作改變。

Bi fi lator程序656產生一個在特定裝置或記憶體陣列周圍之界面。一般而言，在RAM上可能存在有超過一千個用以以RAM作為介面之路由點或發送點。因此，當使用者改變RAM之配置時，整個路由構造可能改變，而需要高度重新規劃。為了處理這個問題，B i f i 1 a t 〇 r程序6 5 6建構一個在RAM周圍之界面，使用者可在不需要設定每個路由點的情況下使用此介面以與RAM連接。本發明可能藉由使用任何型式之積體電路邏輯、狀態機，或驅動軟體電腦實現動作而實現。舉例而言，依據本發明之一個實施例，根據設計與合成程式之硬體記述語言 (HDL)，可能用以設計適當執行資料並控制動作所需要的矽晶片層級（si 1 icon-level )電路。舉例而言，VHDL®硬體記述語言係可從New York之IEEE取得的，而New York可能用以.設計適當的邏輯電路與矽晶-片層級配置。本發明可採用各種電腦實現動作，其包括儲存於電腦系統中的資料以驅動電腦周邊裝置（亦即以軟體驅動器之

第26頁發明說明（23) 作通义些動作係為那些需要 Μ ^ ，雖然並不需| 數篁之物理控制的動 !輪、結合、比較、=這些數量係採用能被儲存、式。又，-般切兔裕批、觉到#控之電性或磁性信號之形定、或比較：2 控制係為例如產生、確認、決雖然為了清楚理解已詳細說明上述發明，但吾人將明到可此在以下申請專利範圍之範疇之内實現某種程度的改變與修改。因此，本實施例係被視為是例示的而非限制的，且本發明並未受限於於此所提供的細節，但可能在以下申請專利範圍之範疇與等效設計之内作變化。

第27頁 _簡單說明本發明與其更述說明而得到最佳理；步點’係可參考配合附圖之下圖1係為顯示習知之^ · 、 _ 圖2 a孫也游- °己憶體核心之示意圖；試能Γ用據本發明之-實施例之結合… 、月匕刀用u確認弱i A ^ σ间應力測圖2Β孫&瓶- 之内建自行修復的方塊圖；、輯用的古廄二，不依據本發明之一實施例之具有佴功鈐科用的河應力内建自4千欲另、功能邏貫施例之高應力B I S R系 , 修復之ASIC的方塊圖；圖3係為顯示依據本發明之統之測試信號的信號圖；邱日车!产係占為顯示依據本發明之一實施例之能提供正常内鐘仏號與應力時鐘信號兩者之記憶體控制電路的方塊 =5係為顯示依據本發明之一實施例之用以執行高應力内建自行修復之方法的流程圖；圖6 A係為顯示依據本發明之一實施例之例示簡化的記憶體產生器之圖形使用者介面（GUI)前端的方塊圖；以及圖6B係為顯示依據本發明之一實施例之例示的記憶體產生器後端的方塊圖。符號之說明】 1Q 0〜記憶體核心 1 0 2〜記憶體陣列 104〜X解碼電路 1 0 6〜y解碼電路

559823 圖式簡單說明 1 0 8〜控制電路 1 0 9〜感測放大器 11 0〜記憶體單元 11 2〜記憶體單元 113〜I/O電路 2 0 0〜記憶體系統 20 2〜高應力内建自行修復（BISR)系統 20 4〜内建自行測試（BIST)電路 2 0 6〜欲入式記憶體 20 7〜暫存器 2 0 8〜冗餘控制邏輯 2 1 0〜外部時鐘信號 2 1 2〜修復旗標

2 1 3〜重置信號 214〜BISR致能信號 250〜ASIC 25 2〜功能邏輯 254〜冗餘功能邏輯電路 3 0 0〜測試信號 3 0 2〜内部時鐘 3 0 4〜應力時鐘 - 3 0 6〜故障單元 3 0 8〜弱記憶體單元 31 0〜點 1

第29頁 559823 圖式簡單說明 3 1卜點 3 1 2〜點 3 1 6〜點 3 1 8〜點 40 0〜記憶體控制電路 40 2〜記憶體時鐘產生器 40 4〜第一緩衝器 40 6〜第二緩衝器 40 8〜多工器 41 0〜應力測試接腳 412〜輸出 5 0 0〜方法 5 0 2〜開始動作 50 4〜BIST動作 5 0 6〜動作 5 0 8〜動作 5 1 0〜暫存器規劃動作 51 2〜動作 5 1 4〜動作 6 0 0〜記憶體產生器GUI 6 0 2〜資訊欄 65 0〜記憶體產生器後端 65 2〜XPAR程序 65 4〜鋪瓷式引擎'

第30頁 559823 圖式簡單說明 656 〜Bifilator 程序 65 8〜LEF模型 66 0〜GDSII模型 66 2〜SPICE模型 66 4〜CDLGEN程序 6 6 6〜單元庫

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Claims

559823 六、申請專利範圍作以及種故障與弱記憶體單元的識別方法，包含下迷操提供用以存取-，己憶體陣列之一正常内部時鐘信銳· 藉由使用一應力時鐘作缺 ^ ^ t 、目,ι %，1 ^ + 彳虎，於該記憶體陣列上執行划成户户咕 ^ 疏之母個脈衝係具有比該正舍〜部時鐘化唬之每個脈衝來得短:内 :=單未;過測試之複數上體 2如申请專利範圍第丨項所述之故障與弱記憶的：：方法，其中該等不可用的記憶體單元上元記憶體區塊中。錄於〜 3 ·如申請專利範圍第1項所述之故障與弱記憶一的識別方法，其中該記憶體陣列包含複數個可在正A早^疋期間被存取之冗餘記憶體單元，且其中該正常内部二H 號係取決於該記憶體陣列之複數個記憶髂單元之日、鐘信讀取與寫入時間。需要的 4·如申請專利範圍第3項所述之故障與弱記憶體w 一的識別方法，其中該正常内部時鐘信號更進一步地取$疋、添加至該記憶體陣列之複數個記憶體單元之所需I J於 & v的讃取與寫入時間之一容限（margin)。- 5 ·如申請專利範圍第4項所述之故障與弱記憶趙單元的識別方法，其中該容限係從該記憶體陣列之該等記憶體單元所需的讀取與寫入時間之預期變化導出。 “

第32頁吻823 …申請專利範圍的^、6·如申請專利範圍第5項所述之故障與弱記憶體單元兮識別方法，其中該應力時鐘信號之每個脈衝係大約等於正吊内部時鐘信號之每個脈衝減去該容限。的^ 7 ·如申請專利範圍第6項所述之故障與弱記憶體單元紅識別方法’其中該應力時鐘信號並未在正常記憶體存取勤作期間被使用。 ^ 8·如申請專利範圍第7項所述之故障與弱記憶體單元的識別方法，其中該正常内部時鐘信號係在正常記憶體存取動作期間被使用。 9· 一種故障功能邏輯的識別方法，包含下述操作：提供用以存取功能邏輯之一正常内部時鐘信號，該功能邏輯在正常操作期間可存取冗餘功能邏輯；以及藉由使用一應力時鐘信號，於該功能邏輯上執行一測試’其中該應力時鐘信號之每個脈衝係具有比該正常内部時鐘1號之每個脈衝來得短的寬度，且其中藉由使用應力時鐘信號未通過測試之複數個功能邏輯-件係被視為不可用的功能邏輯元件。、10·如申請專利範圍第9項所述之故障功能邏輯的識別方法，其中該等不可用的功能邏輯元件係被記錄於一記憶體區塊中。 11 ·如中β專利範圍第i 〇項所述之故障功能邏輯的識別方法’纟中該正常内部時鐘信號係取決於添加至該功能邏輯之複數個功能邏輯元件之所需要的邏輯存取容限’且與其中該應.力時鐘信號之每個脈衝係大約；於該

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六、申請專利範圍正常内部時鐘信號之每個脈衝減去該容限。、12·如申請專利範圍第1項所述之故障功能邏輯的識別方法，其中該方法係藉由使用一記憶體裝置而執行，: 記憶體裝置係藉由使用一產生器而設計出。 μ 1 3 · —種嵌入式記憶體裝置，包含·· 一記憶體陣列；一可規劃式正常内部時鐘，該可規劃式正常内部能受到規劃以產生一應力時鐘信號，該應力時鐘俨^ 個脈衝係具有比用於存取該記憶體陣列之一正常内部ϋ = 信號之每個脈衝來得短的寬度；以及、里時鐘信號執況由該應力 ^ 一内建自行測試電路，其藉由使用該應力打一内建自行測試，藉以使複數個極端操作狀信號所模擬。 14 包含一複數個 15 中該儲 16 包含冗記憶體 17 中該應信號之 •如申凊專利第丨3項所述之嵌入式記憶體裝置，，f器，其儲存由該内建自行測試電路所偵測故障記憶體位址。 … j的户如，广、專利第1 4項所述之後入式記憶體裝置，其存裔係為一暫存器。丹 •Hr®專“利第14項所述之嵌人式記憶體裝置，更餘控制邏輯，其將對該等更存如取動:重新定向至複數甸===複數個力時鐘;專/1第-16項所述之嵌入式記憶體裝置，其衝係大約等於該正常内部時鐘 559823

φ # ^ ^如/請專利第17項所述之嵌入式記憶體裝置，其 ^日、知彳5號並未在正常記憶體存取動作期間被使 ’且其中該正常内部時鐘信號係在正常記憶體存取動作 19·如申請專利第13項所述之嵌入式記憶體裝置，·其 ^队入式5己憶體裝置係藉由使用一產生器而設計出。疼碰2 〇 ·種測試方法’用以於模擬之極端狀況下測試記憶體，包含下述操作：

提供用以存取一記憶體陣列之一正常内部時鐘信號；具右藉，使用一應力信號來測試記憶體陣列，該應力信號智比該正常内部時鐘信號之一脈衝寬度來得短的一脈衝見度；以及單-將藉由使用該應力信號而未通過測試之複數個記憶錄為不可用的記憶體單元，藉以使複數個 J 狀况由該應力信號所模擬。 ^呆正火21·如申請專利範圍第2〇項所述之測試方法，其中，吊内部時鐘信號係取決於該記憶體陣列之複數個記倍几之所需要的讀取與寫入時間。 … 正22·如申請專利範圍第2ι項所述之測試方法，其中該之福^ Γ時鐘信號係更進一步取決於添加至該記憶體陣X列限嗄歎個記憶體單元之所需要的讀取與寫入時間之一容

容23·如申請專利範圍第22項所述之測試方法，其中該 *限係從該記憶體陣咧之該等記憶體單元所需的讀取與^

第35頁 559823 六、申請專利範圍入時間之預期變化導出。 24 .如申請專利範圍第2 3項所述之測試方法，其中該應力時鐘信號之每個脈衝係大約等於該正常内部時鐘信號之每個脈衝減去該容限。 2 5 .如申請專利範圍第2 0項所述之測試方法，其中該方法係藉由使用一記憶體裝置而執行，而該記憶體裝置係藉由使用一產生器而設計出。

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