TW558925B - Design method for plating of printed circuit board strip and manufacturing method of semiconductor chip package using the same - Google Patents

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558925 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） t發明所屬^^技領域3 發明領域 本發明係有關一種鍍覆印刷電路板（PCB)板條之設計 5 方法以及使用該PCB板條製造半導體晶片封裝體之方法。 特別本發明係有關一種鍍覆印刷電路板板條之設計方法， 其中經由修改用以製造半導體晶片封裝體之PCB板條副鍍 覆線，將主鍍覆線選擇性地形成於PCB板條之元件側、焊 料側或内層，以及一種使用該PCB板條製造半導體晶片封 10 裝體之方法。 發明背景 為了因應有高密度輸出入接腳之半導體晶片之性能， 例如1C(積體電路）及LSI(大型積體電路）性能，PCB板條應 15用至半導體晶片封裝體，其中作為輸出入裝置之球或接腳 形成於半導體晶片封裝體底側，例如球柵陣列封裝體、接 腳柵陣列封裝體、及晶片尺寸封裝體底側。 參照第1圖，複數個各自設置有元件側及焊料側之 PCB單元20以規則間隔距離排列於pcB板條1〇上。例如14 20個PCB單元排列於尺寸220毫米χ6〇毫米之PCB板條上。此 時PCB單元間距X約為25〇至35〇微米。 晚近半導體晶片封裝體應用於多種電子產品、通訊設 施及電腦’因而具有多重最新功能。此外，根據晚近半導 體曰b片封裝體之量產趨勢，仍然需要縮小pcB單元間距， 6 558925 玖、發明說明 俾增加PCB板條上的PCB單元數目，如第2圖所示。 參照第2圖，PCB單元間隔Y約為180微米，其比第j圖 之間隔X短。但需要高技術來縮小PCB單元間距，當改良 之PCB板條其中PCB單元間距縮小被切成各別pcB單元時 5 ，由於70件側與焊料側之未對準，而於印刷電路板之圖案 出現短路，因此由於低劣半導體晶片封裝體數目的增加， 結果導致產能非期望地降低。 習知半導體封裝體之製造方法包含經由形成於pcB板 條之元件側或焊料側之主鍍覆線，鍍覆pCB板條之期望部 10分，安裝半導體晶片於元件側，將所得結構接線，切斷由 焊料側凸起的導線，焊接焊料側，以及使用切晶粒機，將 所得PCB板條切成各別pcB單元。此時，#晶粒機直徑約 為200微米，PCB板條係沿焊料側之主鍍覆線而被切割。 於第1圖之PCB板條案例，由於各別pCB單元間之間隔 15寬，於一板條排列的PCB單元少，故即使PCB板條係藉習 知切晶粒機切割時，元件側之印刷電路圖案短路並不重要 。但若各別PCB單元間距縮小，如第2圖所示，則當pcB板 條1〇使用習知切晶粒機沿焊料側之主鑛覆線30切割時，短 路非期望地增加。 '〇 參照第4及5圖，分別為第2圖A部分之放大圖，顯示 CB板條焊料側12，其中pCB單元間距縮小俾增加^⑶板 條之PCB單元數目；以及顯示第3圖B部分之另一放大圖， 顯示第2圖之PCB板條元件側μ。 第4圖中，欲形成焊料球之焊料球部6〇經由連結至 7 558925 玖、發明說明 PCB板條焊料側第一主鍍覆線30之第一鍍覆線32，使用金 鍍覆。此外，未連結至第一主鍍覆線30或第一鍍覆線32之 隔離焊料球部61，該焊料球部61係經由第5圖元件側14之 第二主鐘覆線7 0錢覆，通孔陸塊5 0置於元件側14之銅包部 5 40，而其位置係對應於該隔離的焊料球部6 j。 此外，於PCB板條元件側14接受接線之第一連結指部 81 ’該連結指部8 1係經由連結至第二主鍍覆線7〇之第二鍍 覆線72而使用金鍍覆。此外，隔離連結指部82係經由通孔 陸塊50使用金鍍覆，通孔陸塊5〇之位置係位在焊料側之銅 10包部4〇上，而其位置係對應於隔離連結指部82位置。 參照第6圖，顯示有第5圖元件側以及第4圖焊料側之 PCB板條。詳言之，第6圖為pCB板條之放大圖，該pCB板 條上側形成第5圖元件側，該上側係疊置於其形成第4圖焊 料側之底側上。此外，第7圖為PCB板條之示意側視圖， 15顯示元件側與焊料側未對準；第8圖為PCB板條之χ光照片 ，其中凡件側與焊料側未對準；以及第9圖為PCB板條之χ 光照片，不含元件側與焊料側之未對準。 女引文β兒明，干接後之PCB板條使用習知切晶粒機沿 犬干料側12之第一主鍍覆線3〇切割。但當pCB板條切割部卯 2〇之寬度約為200微米，且PCB板條係沿焊料側12之第一主 鑛覆線30使用刀片切割時，如第7圖之㈣板條側視圖以 及第8圖之X光照片顯示，元件側發生短路⑽。如此須避 免元件側與焊料側間之未對準，如此元件側之第二主鍛覆 線70可完全或部分遵照焊料側之第一主鍵覆線，以防印 8 558925 玖、發明說明 刷電路圖案的短路，如第9圖示。但f極高階技術來避免 元件侧與焊料側的未對準’ f知研究努力仍然不夠有效。 【明内 發明概要 發明人牢記先前技術出現之前述缺點，本發明之目的 係提供-種鑛覆PCB板條之設計方法，用以製造本發明晶 片’而無於PCB板條切割時因焊料侧與元件側的未對準所 造成的短路問題。 θ本發明之另一目的係減少低劣半導體晶片封裝體的產 10置’其&用之方式係、當-或多内層礙置於pcB板條之焊料 側與元件側間時，選擇性地形成主鍍覆線於焊料側、元件 側或内層，俾防止焊料側與元件側之未對準。 本發明之又另-目的係提供一種絕佳半導體晶片封裝 體、以及-種使用本發明之鑛覆PCB板條之設計方法而製 15造半導體晶片封裝體之方法。 前述目的可經由提供-種方法達成，該方法為-種鑛 覆具有複數個PCB單元之PCB板條之設計方法包含形成 一主鍍覆線於批鄰PCB單元之焊料侧及元件側之任一者。 PCB單元各自包括元件側，其允許半導體晶片安裝於其上 !〇,且具有連結指部以及第一銅包部供組成第一電路圖案； 以及各自包括焊料侧，其具有第二銅包部供組成第二電路 圖案，以及焊料球部設置於第二鋼包部上供接收焊料球於 其上。此時第—銅包部包括傳導性通孔陸塊，以及連結指 部係接線至第-鋼包部。此外，第二銅包部包括傳導^ 9 558925 玫、發明說明 孔陸塊，焊料球經熔化且附著於第二銅包部之焊料球部。 此外，本發明提供_種鍍覆有複數個？(^單元之pa 反條之a 4方法，包含形成_主鍍覆線於地鄰p⑶單元之 $焊料側、元件側及内層中之任—者上。該㈣單元包括元 側其允料導體晶丨安I於其上，且具有連結指部及 第一銅包部供組成第-電路圖案；以及焊料側，其具有第 一銅包部供組成第二電路圖案，其焊料球部設置於第二銅 包部供接收焊料球於其上。此時，第一銅包部包括傳導性 通孔陸塊，以及連結指部係接線至第一銅包部。此外，第 1〇二銅包部包括傳導性通孔陸塊，焊料球經熔化且附著於銅 包部之焊料球部。PCB單元也包括一或多層内層嵌置於元 件側與焊料側間。内層有鑽孔連結至第三銅包部之傳導性 通孔陸塊’以及有副鍍覆線連結至第三銅包部。 此外，本發明提供一種製造半導體晶片封裝體之方法 5 ，包括提供一板條其有一元件側以及一焊料側；於低溫短 時間半姓刻該板條俾允許板條具有均勻蝕刻面積恆定厚度 :鑽孔經蝕刻的板條而於板條預定部分形成複數個孔；水 平鍍覆經過鑽孔的板條；設計鍍覆板條之電路圖案；印刷 所設計的電路圖案於經過鍍覆之板條上而形成PCB板條； 2〇 使用金鍍覆PCB板條；路由經過金鍍覆之PCB板條而形成 複數溝槽於經過金鍍覆之PCB板條上，以及檢驗結果所得 之PCB板條。 此外，本發明提供一種製造半導體晶片封裝體之方法 ，包含提供一印刷電路板條（PCB板條），其包含一元件側 10 玖、發明說明 及一嬋料側’帶有複數個印刷電路板單元（PCB單元）以規 、曰隔排幻於PCB板條上，以及_主鑛覆線選擇性地形成 ;焊料側或το件側上。料，元件側有連結指部接線至第 ^銅包4 ’供組成第-電路圖案；以及焊料側有第二銅包 5 4 ’供組成第：電路圖案。此外，焊料球部係設置於第二 銅包部上，供接收焊料球於其上，焊料球經炫化且附著於 焊料球σρ。第一及第二鋼包部包括傳導性通孔陸塊。該製 以方法也包括經由主鍍覆線或各通孔陸塊，鍍覆焊料側之 焊料球部及元件側之連結指部；安裝半導體晶片於鍵覆後 10 PCB板條之元件側上；以及將半導體晶片接線至pcB板條 ，裁艾焊料側之引線且焊接引線至焊料側；以及使用切晶 粒機，沿焊料側或元件側之主鍍覆線切割所得pcB板條， 而未因焊料側與元件側之未對準造成短路。 本發明之又另一目的係提供一種半導體晶片封裝體， 15邊半導體晶片封裝體係經由半導體晶片封裝體之製法，使 用鑛覆PCB板條之設計方法製造。 圖式簡單說明 前述及其它本發明之目的、特色及其它優點由後文詳 細說明連同附圖將更為明瞭，附圖中： 20 第1圖為視圖，示意顯示包含複數個PCB單元以規則 間隔排列的習知PCB板條； 第2圖為視圖，示意顯示PCB板條底側（焊料側），其中 PCB單元間隔縮小俾增加PCB板條之PCB單元數目； 第3圖為視圖’不意顯不第2圖之P C B板條上側（元件側 11 558925 玖、發明說明 )； 第4圖為第2圖之PCB板條焊料側A部分之放大視圖； 第5圖為第3圖之PCB板條焊料側B部分之放大視圖； 第6圖為PCB板條之放大視圖，其中第5圖PCB板條上 5 側（元件側）係疊置於第4圖PCB板條下側（焊料側）； 第7圖為PCB板條之示意側視圖，顯示元件側與焊料 側未對準； 第8圖為PCB板條之X光照片，其中元件側與焊料側成 形為未對準； 10 第9圖為PCB板條之X光照片，其中元件側與焊料側不 含未對準； 第10圖為根據本發明之一具體實施例，PCB板條之元 件側之放大圖； 第11圖為根據本發明之一具體實施例，PCB板條之焊 15 料側之放大圖； 第12圖為第10及11圖之pcb板條之示意側視圖； 第13圖為根據本發明之另一具體實施例，PCB板條之 元件側之放大圖； 第14圖為根據本發明之另一具體實施例，PCB板條之 2〇 焊料側之放大圖； 第15圖為第13及14圖之PCB板條之示意側視圖； 第16及18圖為本發明之pcb板條内層之放大圖，由其 中形成主鍍覆線； 第17及19圖為本發明之PCB板條内層之放大圖，由其 12 558925 玖、發明說明 中去除主鍵覆線； 第20及22圖為本發明之PCB板條元件側之放大圖，由 其中形成主鍍覆線； 第21及23圖為本發明之PCB板條元件側之放大圖，由 5 其中去除主鍍覆線； 第24及25圖顯示本發明之PCB板條之焊料側，由該處 焊料球部連結至副鍍覆線； 第26圖為本發明之PCB板條之元件側之部分放大圖， 該圖顯示於設計副鍍覆線期間副鍍覆線占有之容許範圍； 10 第27圖為PCB板條之示意側視圖，其中一内層係嵌置 於元件側與焊料側間；以及 苐28圖為流程圖顯示使用根據本發明之鐘覆pcB板條 設計方法而製造半導體晶片封裝體。 L實施方式I 15 較佳實施例之詳細說明 現在參照附圖，其中於不同圖式使用相同參考編號來 表示相同或類似元件。 第10圖顯示根據本發明之一具體實施例，PCB板條之 元件側之副鍍覆線，其中主鍍覆線被去除；以及第丨丨圖顯 20示PCB板條焊料側之副鍍覆線，其中顯示主鍵覆線； 根據本發明之PCB板條中，類似習知pCB板條，複數 個PCB單元係以規則間隔排列。 各個PCB單元包含元件側及焊料側。元件侧設置有一 銅包部供組成電路圖案，一連結指部於其上進行接線，以 13 558925 玫、發明說明 及半導體a曰片女裝於其上。此外，焊料側於元件側之背 側，焊料側設置有銅包部供組成電路圖案，以及一焊料球 部供接收焊料球。此時，焊料球經溶化而附著於銅包部之 焊料球部。如前文說明，於第臟叩，主鑛覆線未形成 5於疋件侧上，反而係形成於焊料侧上。此外，傳導性通孔 陸塊係形成於各銅包部上。 如第10圖所示，毗鄰之PCB單元係經由副鍍覆線而彼 此連結。換言之，一PCB單元之副鍍覆線未連結至主鍍覆 線，反而係連結至銅包部，其中傳導性通孔陸塊形成於其 10它PCB單疋。此時，較佳連結副鍍覆線至其最接近的銅包 部。 如此，焊料側之焊料球部係經由焊料側之主鍍覆線鍍 覆，元件側之連結指部係經由焊料側之通孔陸塊鍍覆，以 及隔離焊料球部係經由元件側之通孔陸塊鍍覆，原因在於 15不似習知PCB板條，根據本發明之PCB板條之元件側上未 形成主鍍覆線。此時，位於PCB板條之最外緣的銅包部係 連結至主鍍覆線。 例如如第10及11圖所示，於PCB板條元件側之連結指 部80a係經由主鍍覆線30以及焊料側之通孔陸塊5〇a、以及 20 元件側之銅包部40a而被鍍覆以金。 此外，隔開的連結指部80b係經由主鍍覆線30及焊料 側之通孔陸塊5Ob而被鍍覆以金。 此外，PCB板條焊料側之焊料球部60d係經由焊料側 之主鍍覆線30而被鍍覆以金（如第11圖所示）。 14 558925 坎、發明說明 匕方面’隔開之焊料球部6〇c係經由主鑛覆線3〇及焊 料側之通孔陸塊50c、及元件侧之銅包部4〇c、4〇d而被鍍 覆以金。 同時較佳於PCB板條最外緣的銅包部13(如第2圖所示） 5確貫連結至主鍍覆線30，但未顯示於第10及11圖。 若PCB板條係根據前文說明設計，則PCB板條可被滿 思地鍍覆，且當使用習知切晶粒機，沿焊料側之主鍍覆線 切割時，PCB板條也不會出現短路，即使主鍍覆線未形成 於元件侧，反而係形成於焊料側亦不致於短路。由第12圖 1〇對熟諳技藝人士顯然易明。不似第7圖所示之習知PCB板 條，根據第12圖所示本發明之1>(：：8板條具有主鍍覆線於焊 料側，故即使使用寬200微米之習知切晶粒機切割pcB板 條，於元件側也不會發生短路。 以本發明之PCB板條為例，可製造半導體晶片，即使 15毗鄰PCB單元間距縮小，因而間隔為200微米或以下時也 不會發生短路。 參知、第13及14圖，主鍍覆線未形成於焊料側上，反而 係形成於元件側。此時，其上形成傳導性通孔陸塊5〇之銅 包部40係經由副鍍覆線72而連結至主鍍覆線，因而完成連 20 結指部80之鍍覆處理。 但主鍍覆線並未形成於焊料側，故其中傳導性通孔陸 塊50係形成於毗鄰PCB單元12a與12b間之銅包部係連結至 副鍵覆線32。如此，焊料球6〇係經由元件側之主鑛覆線、 包括傳導性通孔陸塊50之銅包部40、以及副鍍覆線32而被 15 558925 玖、發明說明 鑛覆。 換言之，元件侧之連結指部81(其上將接受接線），係 經由元件側之主鍍覆線70、以及連結至主鍍覆線70之副鍍 覆線72而被鍍覆以金。此外，隔開之連結指部82係經由主 5 鍍覆線7〇及元件側之通孔陸塊50、以及對應於焊料側12銅 包部40之該焊料側12通孔陸塊50而被鍍覆以金。 此外，PCB板條焊料侧12之毗鄰PCB單元12a及12b係 藉副鍍覆線32連結，其上欲形成焊料球之焊料球部6〇，該 焊料球部60係經由元件側14之主鍍覆線70、連結至主艘覆 10 線70之副鍍覆線72、以及位於焊料側之銅包部4〇且其位置 係對應於元件側之通孔陸塊50之該通孔陸塊而被鍍覆以金 。此外，隔開之焊料球部60c係經由’元件側14之主鍍覆線 70及副鍍覆線72、包括通孔陸塊5 1之銅包部41、通孔陸塊 50b以及焊料側12之銅包部40b而被鍵覆以金。 15 若PCB板條係根據前文說明設計，則PCB板條可被滿 意地鍍覆，即使當主鍍覆線未形成於元件側，反而係形成 於焊料側時，當使用習知切晶粒機沿焊料側之主鍍覆線切 割PCB板條，也不會出現短路。 熟諳技藝人士由第12圖將了解此點。不似第7圖所示 20 之習知板條，第12圖所示本發明之PCB板條具有主艘覆線 於焊料側，故即使使用習知寬200微米之切晶粒機切割 PCB板條，於元件側也不會發生短路。 以本發明之PCB板條為例，可製造出半導體晶片，即 使毗鄰PCB單元間距縮小，因而間距為200微米或以下時 16 558925 玖、發明說明 也不會發生短路。 為了根據前文說明鍍覆PCB板條，PCB板條有元件側 及焊料側。 現在參照第16圖，顯示一種半導體晶片封裝體，包含 5 一或多内層介於元件側與焊料側間，該封裝體不易使用習 知元件側及焊料側圖案設計與鍍覆。換言之，内層插入於 元件側與焊料側間，内層16之通孔陸塊較佳成形為對應於 凡件側及焊料側，且其位置可對應於元件側及焊料側之通 孔陸塊之任一者。 10 此外’本發明提供一種鍍覆具有複數個PCB單元之 PCB板條之設計方法，包含形成一主鍍覆線於焊料側、元

件側、以及®比鄰pCB單元間之内層中之任一者上。該PCB 單凡包括元件側，其允許半導體晶片安裝於其上，且有一 連結指部以及第一鋼包部供組成第一電路圖案；以及該焊 15料側具有第二銅包部供組成第二電路圖案，以及焊料球部 设置於第二銅包部上供接收焊料球部於其上。此時，第一 銅包。卩包括傳導性通孔陸塊，以及連結指部係接線至第一 鋼包邛。此外，第二鋼包部包括傳導性通孔陸塊，以及焊 料球經熔化且附著於鋼包部之焊料球部。PCB單元也包括 2〇 或多内層嵌置於元件側與焊料側間。内層有鑽孔連結至 第一銅包。p之傳導性通孔陸塊，以及副鑛覆線連結至其上 的第三銅包部。 如刖文忒明，如第16圖所示，主鍍覆線110可形成於 單元16a與16b間之内層丨6，但未形成於第17圖所示 17 558925 玖、發明說明 PCB單元16a與16b間之内層16。第16圖中，内層係經由主 錢覆線110、副鑛覆線13 0及包括傳導性通孔陸塊122之銅 包部120鑛覆。此時可能出現三種情況：第一情況，其中主 鍍覆線未形成於元件側及焊料側，反而形成於内層；第二 5情況，其中主鍍覆線未形成於元件側及内層，反而形成於 焊料側，以及第三情況，其中主鍍覆線未形成於内層及焊 料側，反而形成於元件側。為求確定，主鍍覆線形成於元 件側、焊料側、及内層之任一者上，以及連結至主鍍覆線 之銅包部形成於元件側、焊料側、及内層任一者之最外緣 10 ’但有一或多内層係嵌置於元件側與焊料側間。 當主鍍覆線係形成於元件側、焊料側、及内層中之任 一者上時，元件侧之連結指部以及焊料側之焊料球部容易 經由主鍍覆線、連結至主鍍覆線之副鍍覆線、以及（包括 傳導性通孔陸塊且各自形成於元件側、焊料侧、及内層上 15 的）銅包部而被鍵覆以金。 因此，主鍵覆線形成於元件側、焊料側及内層中之任 一者上，故PCB板條經由主鍍覆線被滿意地鍍覆。此外當 PCB板條係使用習知切晶粒機，沿主鍍覆線切割時也不會 出現短路。 20 此外，半導體晶片封裝體可製造成即使PCB單元間距 縮小至200微米或以下仍然不會發生短路。 此時，鑛覆處理係依據主鑛覆線之形成位置決定。 參照第18圖，顯示嵌置於元件側與焊料側間之内層 PCB單元，其中主鍍覆線未形成於元件側及焊料側。當主 18 558925 玖、發明說明 鍍覆線110係形成於内層PCB單元16a與16b間時，副鍍覆線 130連結至主鍍覆線110而將pcB單元心及^續覆以金。 特別7G件側之連結指部以及焊料側之焊料球部係經由内層 之（包含傳導性通孔陸塊122之）銅包部120而鍍覆。 5 匕方面，第19圖顯示另一具體實施例，顯示内PCB單 元嵌置於元件側與焊料側間，其中主鍍覆線未形成於内層 ，反而形成於元件側及焊料側中之任一者。此時，於内層 ，副鍍覆線130連結至鋼包部12〇。特別複數個鑽孔124形 成於連結至副鍍覆線130之銅包部12〇，因而經由通孔陸塊 10或元件側或焊料側之鑽孔而鍍覆PCB板條。 第20圖為PCB板條之元件側之部分放大圖，其中主鍍 覆線70係形成於PCB單元14a與丨仆間，第21圖為不含主鍍 覆線70之PCB板條元件側之部分放大視圖。當主鍍覆線未 形成於元件側之PCB單元間時，pcB板條藉連結毗鄰之 15 PCB單元，經由副鍍覆線72及通孔陸塊5〇而被鍍覆。如此 於第21圖，較佳副鍍覆線72a、72b及72c係設計成可連結 至包括通孔陸塊之銅包部。 第22圖為PCB板條之元件側之部分放大視圖，其中主 鑛覆線7〇係形成於PCB單元14a與14b間。此時，第一PCB 20單元14a係連結至主鍍覆線70，但第二PCB單元14b並未連 結至主鍍覆線70。如此，如第23圖所示，當元件側之PCB 單元14a與14b間之主鍍覆線被去除時，第一 pCB單元14a之 副鍍覆線72並未連結至第二pcb單元14b，如此設計成連 結至第一PCB單元14a之包括通孔陸塊50之銅包部40。 19 558925 玖、發明說明 之部分放大視圖，其卡只含

通孔陸塊5 0而被錢覆。 第24圖為pCB板條焊料側之 第25圖為PCB板條焊料側之部分放大視圖，其中含焊 料球之焊料球部60之鋼包部4〇，係經由副鍵覆線^而連結 至主鑛覆線30、或連結至咖板條最外緣之銅包部。此時 ’由全部焊料球部崎出之副鍵覆線32可各自分別連結至 1 〇主鏟覆線30、$連結至於pCB板條最外緣之銅&部。其餘 未分別連結至主鍍覆線30或PCB板條最外緣之銅包部的焊 料球部60，則係經由焊料側之通孔陸塊5〇、以及元件側或 内層之通孔陸塊而被錢覆。 第26圖為PCB板條元件側之部分放大視圖，顯示連結 15毗鄰PCB單元14a、14b之副鍍覆線72，以及於印刷電路圖 案及副鍍覆線設計期間允許由副鍍覆線所佔有的容許範圍 。換言之，參考符號Μ為供繪出副鍍覆線用之虛擬上界限 線，參考符號Ν為供繪出副鍍覆線用之虛擬下界限線，以 及參考符號0為形成於PCB單元間之主鍍覆線。繪出錢覆 20 線，避免元件側、焊料侧、與内層之副鍍覆線的未對準， 主鍍覆線0與上界限線Μ間之距離為150微米以内，主錢覆 線〇與下界限線Ν間之距離為150微米以内，因而形成可滿 意地繪製副鍍覆線之區段。 第27圖為PCB板條之示意側視圖，其中一或多内層係 20 558925 玖、發明說明 嵌置於元件側14與焊料側12間。此時，主鍍覆線70、30、 110(分別欲成形於元件侧14、焊料側12及内層上）中之任一 者經選擇性形成，因而可滿意地經由主鍍覆線鍍覆PCB板 條，且當PCB板條係使用習知切晶粒機沿主鍍覆線切割時 5 可防止短路。 第28圖為流程圖，顯示使用根據本發明之鍍覆PCB板 條設計方法製造半導體晶片封裝體。 如第28圖所示，PCB板條包括元件側及焊料側，或額 外包括内層之PCB板條選擇性地於操作S1製備。 10 PCB板條於相對低溫半蝕刻短時間，因而於操作S2獲 得帶有均句蝕刻面及恆定厚度之PCB板條。 然後蝕刻後之PCB板條於操作S3經鑽孔而形成複數孔 於期望位置，以及於操作S4接受水平鍍覆。 於操作S5將電路圖案設計於鍍覆後之PCB板條後，圖 15 案於操作S6印刷。印刷後之板條於操作S7以金鍍覆，然後 經過鍍金之板條於操作S 8接受路由處理而形成複數溝槽於 鐘金板條上。 於操作S9，所得板條接受檢查評估PCB板條之品質是 否低劣，結束半導體晶片封裝體的製造過程。此時，根據 20 本發明之鍍覆PCB板條設計方法應用於步驟S5至S7，因而 大為減少低劣之PCB板條。 根據本發明，一種半導體晶片封裝體之製造方法包含 提供一印刷電路板條（PCB板條），其包含一元件側及一焊 料側，有複數個印刷電路板單元（PCB單元）以規則間隔排 21 558925 玖、發明說明 列於PCB板條上，以及一主鍍覆線選擇性形成於焊料側或 元件側上。此時，元件側有連結指部接線至第一銅包部供 組成第一電路圖案；以及焊料側有第二鋼包部供組成第二 電路圖案。此外，焊料球部設置於第二銅包部上供接收焊 5 料球於其上，且焊料球經熔化而附著於焊料球部。第一及 第二銅包部包括傳導性通孔陸塊。製造方法也包括經由主 鍵覆線或各通孔陸塊而鍵覆焊料侧之焊料球部及元件側之 連結指部；安裝半導體晶片於經過鍍覆之PCB板條元件側 上’且將半導體晶片接線至p C B板條；修整焊料側引線， 10且焊接引線至焊料側；以及使用切晶粒機沿焊料側或元件 側之主鍍覆線切割所得PCB板條時，不會因焊料側與元件 側之未對準造成短路。 此外本發明提供一種半導體晶片封裝體之製造方法， 包含提供一印刷電路板條（PCB板條），其包含一元件側及 15 一焊料側，有複數個印刷電路板單元（PCB單元）以規則間 隔排列於PCB板條上，一或多内層嵌置於元件側與焊料側 間’以及一主鍍覆線選擇性形成於元件側、内層或焊料側 上。元件側有連結指部接線至第一銅包部供組成第一電路 圖案；以及焊料側有第二銅包部供組成第二電路圖案；以 20及焊料球部設置於第二銅包部供接收焊料球於其上。此外 ’焊料球經熔化且附著於焊料球部，内層有第三銅包部供 組成第三電路圖案，以及第三銅包部包括鑽孔且係連結至 副鍍覆線。該製法也包括經由主鍍覆線或各個通孔陸塊而 鍍覆焊料側之焊料球部及内層或元件側之連結指部；安裝 22 558925 玖、發明說明 半導體晶片於錢覆後之PCB板條元件侧上，且將該半導體 晶片接線至PCB板條；裁剪焊料側之引線，且將引線烊^ 至焊料側；以及使用切晶粒機，沿元件側、内層、或焊料 側之主鍍覆線切割所得PCB板條，而未因焊料侧與元件側 5 未對準造成短路。 此外本發明提供一種經由使用鍍覆PCB板條設計方法 ，藉半導體晶片封裝體製法製造的半導體晶片封裝體。 因此，本發明之優點為可製造絕佳半導體晶片封裝體 田PCB板條使用切晶粒機切割時不會短路，原因在於可 避免PCB板條之焊料側與元件側之主錄覆線未對準。其它 本發明之優點為PCB單元間距縮小，可滿意地增加pcB板 條之PCB單元數目，因而防止由於pCB板條之未對準造成 PCB板條切晶粒時的短路。 也須了解前文說明係有關由隨附之申請專利範圍界定 15之本發明之範圍，而非前文說明凌駕於其上，因此全部落 入申請專利範圍之精髓及範圍内之變化内或精髓及範圍之 相當例皆係涵蓋於本發明。 C圖式簡單說明】 第1圖為視圖，示意顯示包含複數個PCB單元以規則 20間隔排列的習知PCB板條； 第2圖為視圖，示意顯示pcB板條底側（焊料側），其中 PCB單元間隔縮小俾增加PCB板條之PCB單元數目； 第3圖為視圖，示意顯示第2圖之PCB板條上側（元件側 23 558925 玖、發明說明 第4圖為第2圖之PCB板條焊料側A部分之放大視圖； 第5圖為第3圖之PCB板條焊料側B部分之放大視圖； 第6圖為PCB板條之放大視圖，其中第5圖Pcb板條上 側（元件側）係疊置於第4圖PCB板條下側（焊料側）； 第7圖為P C B板條之示意側視圖，顯示元件側與焊料 側未對準； 第8圖為PCB板條之X光照片，其中元件側與焊料側成 形為未對準； 第9圖為PCB板條之X光照片，其中元件側與焊料側不 10 含未對準； 第10圖為根據本發明之一具體實施例，PCB板條之元 件側之放大圖； 第π圖為根據本發明之一具體實施例，pCB板條之焊 料側之放大圖； 15 第12圖為第10及11圖之PCB板條之示意側視圖； 第1 3圖為根據本發明之另一具體實施例，pCB板條之 元件側之放大圖； 第14圖為根據本發明之另一具體實施例，pcB板條之 焊料側之放大圖； 20 第15圖為第13及14圖之PCB板條之示意側視圖； 第16及18圖為本發明之PCB板條内層之放大圖，由其 中形成主鍍覆線； 第17及19圖為本發明之PCB板條内層之放大圖，由其 中去除主鍍覆線； 24 558925 玖、發明說明 第20及22圖為本發明之PCB板條元件側之放大圖’由 其中形成主鍍覆線； 第21及23圖為本發明之PCB板條元件側之放大圖，由 其中去除主鍍覆線； 第24及25圖顯示本發明之PCB板條之焊料側，由該處 焊料球部連結至副鍍覆線； 第26圖為本發明之PCB板條之元件側之部分放大圖， 該圖顯示於設計副鍍覆線期間副鍍覆線占有之容許範圍； 第27圖為PCB板條之示意側視圖，其中一内層係嵌置 於元件側與焊料側間；以及 弟2 8圖為流程圖顯示使用根據本發明之錢覆p〔 b板條 設計方法而製造半導體晶片封裝體。 【圖式之主要元件代表符號表】 10…印刷電路板條 40...銅包部 12...焊料側 40c-d···銅包部 12a-b···印刷電路板單元 41.··銅包部 13...銅包部 50··.通孔陸塊 14...元件側 50a-c.··通孔陸塊 16...内層 6 0…焊料球部 16a-b···印刷電路板 60c…分開的焊料无 20...印刷電路板單元 6 0 d…焊料球部 30...主鍍覆線 61…分開的焊料球 32...第一鍍覆線 70…第二主鍍覆線 32...副鍍覆線 72…第二錢覆線， 部 副鍍覆線 25 558925 玖、發明說明 7 2 a - c...副 覆線 110…主鍍覆線 80a...連結指部 120...銅包部 80b...分開的連結指部 122…傳導性通孔陸塊 81...第一連結指部 124…鑽孔 82...分開的連結指部 130…副鍍覆線 90···切割部 100...短路 S1-9…操作步驟 26

Claims (1)

1. 558925 拾、申請專利範圍 1· 一種供鍍覆一印刷電路板條（PCB板條）之設計方法，該 PC]3板條具有複數個印刷電路板單元（PCB單元），該方 法包含： 形成一主鍍覆線於介於二毗鄰PCB單元間之焊料 5 側及元件側中之任一側上， 該等PCB單元各自包含： 兀件側允許半導體晶片安裝於其上，且具有一 連結指部以及第一銅包部供組成第一電路圖案，該 第一銅包部包括傳導性通孔陸塊，以及該連結指部 1〇 係導線連結至第一銅包部；以及 該焊料侧，其具有第二銅包部供組成第二電路 圖案，以及焊料球部設置於該第二銅包部上供接納 知料球於其上，该第二銅包部包括傳導性通孔陸塊 ，以及該焊料球經熔化且附著於第二銅包部之焊料 15 球部。 2·如申π專利範圍第1項之設計方法，其中介於PCB單元 間之間隔距離為200微米或以下。 3·如申請專利範圍以項之料方法，其中當主鍍覆線係 形成於焊料側之PCB單元間，但未形成於元件側之pcB 20 單70間時，第一銅包部包括於焊料側之毗鄰PCB單元 間之傳導性通孔陸塊，第一銅包部係經由副鑛覆線彼 此連結，故焊料側之焊料球部係經由焊料側之主鍍覆 線鍍覆，元件側之連結指部係經由焊料側之傳導性通 孔陸塊鍍覆，以及焊料側隔開的焊料球部係經由元件 27 558925 拾、申請專利範圍 側之傳導性通孔陸塊鍍覆。 4. 如申請專利範圍第3項之設計方法，其中設置於焊料側 最外緣之銅包部係連結至主鍍覆線。 5. 如申請專利範圍第3項之設計方法，其中於元件側之毗 鄰PCB單元之含傳導性通孔陸塊之第一銅包部係未經 由副鍍覆線彼此連結時，於元件側之各PCB單元之含 傳導性通孔陸塊之第一銅包部係經由副鍵覆線彼此連 結，因此PCB板條係經由焊料側之主鍍覆線、以及設 置於PCB單元之焊料側及元件側之銅包部及副鍍覆線 而被錢覆。 6·如申請專利範圍第3項之設計方法，其中該焊料側之焊 料球部係經由設置於焊料側以及副鍍覆線之最外緣之 鋼包部而被鍍覆，其作用方式係透過全部直接連結至 鋼包部之副鍍覆線而連結含焊料球部或傳導性通孔陸 塊之第二鋼包部至設置於焊料側之最外緣的銅包部。 •如申睛專利範圍第！項之設計方法，其中當主錢覆線未 成幵y於焊料側之PCB單元間，但成形於元件側之單 兀間時，於焊料側之毗鄰PCB單元之含傳導性通孔陸 塊之第二銅包部係經由副鍍覆線彼此連結，故PCB板 條係經由元件側之主鍍覆線、以及設置於pcB單元之 焊料側及元件側之第二銅包部及副鍍覆線而被鍍覆。 如申#專利範圍第7項之設計方法，其中設置於元件側 最外緣之銅包部係連結至主鍵覆線。 如申π專利$巳圍第7項之設計方法，其中於焊料側之田比 28 拾、申請專利範圍 # PCB單元之含傳導性通孔陸塊之第二銅包部係未經 由副鍍覆線彼此連結時，於焊料側之各pCB單元之含 傳導性通孔陸塊之第二銅包部係經由副鍍覆線彼此連 結，因此PCB板條係經由元件侧之主鍵覆線、以及設 5 置於PCB單元之焊料側及元件側之第二銅包部及副鍍 覆線而被鐘覆。 1〇·如申請專利範圍第7項之設計方法，其中該焊料側之焊 料球部係經由元件側之含傳導性通孔陸塊之第一銅包 部而被鍍覆。 1〇 U·如申請專利範圍第1項之設計方法’其中當於元件側及 焊料側之任一側（不含主鍍覆線）之各pCB單元的含傳導 性通孔陸塊之第一或第二銅包部係連結至副鍍覆線時 ’形成副鍍覆線’因而防止元件側與焊料側之未對準 ’邊副鑛覆線經測定為係於虛擬主鍍覆線上下左右之 15 150微米或以下之容許間隔距離。 12. —種供鍍覆一印刷電路板條（pcB板條）之設計方法，該 PCB板條具有複數個印刷電路板單元（pcB單元），該方 法包含： 形成一主鍍覆線於介於二毗鄰PCB單元間之焊料 20 側、元件側及一内層中之任一側上， 該等PCB單元各自包含： 元件側允許半導體晶片安裝於其上，且具有一 連結指部以及第一銅包部供組成第一電路圖案，該 第一銅包部包括傳導性通孔陸塊，以及該連結指部 29 558925 拾、申請專利範圍 係導線連結至第一鋼包部； 該焊料側，其具有第二銅包部供組成第二電路 圖案，以及焊料球部設置於該第二銅包部上供接納 5 焊料球於其上’該第二銅包部包括傳導性通孔陸塊 5 ，以及該焊料球祕化且附著於第二銅包部之焊料球 部；以及 一或多内層嵌置於元件側與焊料側間，且具有 鑽孔連結至第三銅包部之傳導性通孔陸塊以及具有 副鍍覆線連結至其上之第三銅包部。 10 13·如中請專利範圍第12項之設計方法，其中介於pcB單 70間之間隔距離為200微米或以下。 14·如申叫專利範圍第12項之設計方法，其中當主鍍覆線 係形成於焊料側之PCB單元間，但未形成於銅包部之 内層與元件側之PCB單元間時，於元件側之桃鄰pCB單 元之含傳導性通孔陸塊的第一銅包部係經由副鍍覆線 而彼此連結，故焊料側之焊料球部係經由焊料側之主 鍍覆線鍍覆，元件側之連結指部係經由内層及焊料側 之傳導性通孔陸塊鑛覆，焊料側之隔開的焊料球部係 經由内層及元件側之傳導性通孔陸塊鍍覆，以及内層 '〇 係經由焊料側及元件側之傳導性通孔陸塊鍍覆。 15. 如申請專利範圍第14項之設計方法，其中設置於焊料 側最外緣之銅包部係連結至主鍍覆線。 16. 如申請專利範圍第14項之設計方法，其中於元件側及 内層之®比鄰PCB單元之含傳導性通孔陸塊之第一及第 30 558925 拾、申請專利範圍 三銅包部係未經由副鍍覆線彼此連結時，於内層及元 件側之各PCB單元之含傳導性通孔陸塊之第一及第三 銅包部係經由副鍍覆線彼此連結，因此PCB板條係經 由焊料側之主鍍覆線、以及設置於PCB單元之焊料側 5 、内層及元件側之銅包部及副鍍覆線而被鍍覆。 17·如申請專利範圍第14項之設計方法，其中該焊料側之 焊料球部係經由設置於焊料側以及副鍍覆線之最外緣 之銅包部而被鍍覆，其作用方式係透過全部直接連結 至銅包部之副鍍覆線而連結含焊料球部或傳導性通孔 10 陸塊之銅包部至設置於焊料側之最外緣的銅包部。 18·如申請專利範圍第14項之設計方法，其中當主鍍覆線 由内層去除時，於一 PCB單元内層之含鑽孔的銅包部 係經由副鍵覆線，而連結至該具有鑽孔之PCB單元附 近的另一PCB單元内層之傳導性通孔陸塊。 15 Η.如申請專利範圍第12項之設計方法，其中當主鍍覆線 未形成於焊料側及元件側上之PCB單元間，反而係形 成於内層之PCB單元間時，於焊料側及元件側之毗鄰 PCB單元之包含傳導性通孔陸塊之銅包部係透過副鍍 覆線彼此連結，故焊料側之焊料球部與元件側之連結 '〇 ^部係經由主鍍覆線以及内層之傳導性通孔陸塊而被 鑛覆。 20·如申請專利範圍第19項之設計方法，其中設置於内層 最外緣之銅包部係連結至主鍍覆線。 21·如申請專·圍第19項之設計方法，其中當於焊料側 31 558925 拾、申請專利範匱 及兀件側之毗鄰PCB單元之含傳導性通孔陸塊之銅包 部並未經由副鍍覆線彼此連結時，於焊料側及元件側 之各PCB單元之含傳導性通孔陸塊之銅包部係經由副 鍍覆線彼此連結，故PCB板條係經由内層之主鍍覆線 、以及設置於各PCB單元内層、焊料側及元件側之銅 包部及副錢覆線而被鍍覆。 22.如申請專利範圍第12項之設計方法，其中當主鍍覆線 未形成於焊料側及内層之PCB單元間，反而係形成於 元件側之PCB單元間時，於焊料側及内層之毗鄰pCB單 元之έ傳導性通孔陸塊之銅包部係經由副鏟覆線彼此 連結，故PCB板條係經由元件側之主鍍覆線、以及設 置於PCB單元之焊料侧及内層之銅包部及副鍍覆線而 被錢覆。 23·如申請專利範圍第22項之設計方法，其中設置於元件 側最外緣之銅包部係連結至主鍵覆線。 24. 如申請專利範圍第22項之設計方法，其中於焊料側及 内層之毗鄰PCB單元之含傳導性通孔陸塊之銅包部係 未經由副鐘覆線彼此連結時，於焊料側及内層之各 PCB單元之含傳導性通孔陸塊之銅包部係經由副鍍覆 線彼此連結，因此PCB板條係經由元件側之主鍍覆線 以及u又置於PCB皁元之焊料側、内層及元件側之銅 包部及副鍍覆線而被鍍覆。 25. 如申請專利範圍第22項之設計方法，其中當主鍍覆線 由内層去除時，於一 PCB單元内層之含鑽孔的銅包部 32 ίδ、申請專利範圍 係經由副鍍覆線，而連結至該具有鑽孔之]?(：：3單元附 近的另一PCB單元内層之傳導性通孔陸塊。 26·如申請專利範圍第12項之設計方法，纟中當於元件側 及烊料側之任一側（不含主鍍覆線）之各pcB單元的含傳 導性通孔陸塊之第一或第二銅包部係連結至副鏟覆線 日守形成曰彳鍍覆線，因而防止元件側與焊料側之未對 準，該副鍍覆線經測定為係於虛擬主鍍覆線上下左右 之150微米或以下之容許間隔距離。 27· —種供鍍覆一印刷電路板條（pcB板條）之設計方法，該 PCB板條具有複數個印刷電路板單元（PCB單元），該方 法包含·· 將副鍍覆線連結至一元件側之連結指部以及一焊 料側之焊料球部，而無主鍍覆線介於毗鄰pcB單元間，· 連結副鍍覆線至各PCB單元最外緣之銅包部；以及 經由副鍍覆線以及含傳導性通孔陸塊之銅包部， 鑛覆烊料側之焊料球部以及元件側之連結指部， 其中該PCB單元各自包含·· 元件側允許半導體晶片安裝於其上，且具有一 連結指部以及第一銅包部供組成第一電路圖案，該 第-銅包部包括傳導性通孔陸塊，以及該連結指部 係導線連結至第一銅包部；以及 該焊料側，其具有第二銅包部供組成第二電路 圖案，以及焊料球部設置於該第二銅包部上供接納 焊料球於其上，該第二銅包部包括傳導性通孔陸塊 33 558925 拾、申請專利範圍 ，以及該焊料球經熔化且附著於第二銅包部之焊料 球部。 28· —種供鍍覆一印刷電路板條（pcB板條）之設計方法，該 PCB板條具有複數個印刷電路板單元（pCB單元），該方 法包含： 將副鍍覆線連結至一元件側之連結指部、一焊料 側之焊料球部，以及内層之含傳導性通孔陸塊之銅包 部及鑽孔，而無主鍍覆線介於元件側、焊料侧及内層 之毗鄰PCB單元間； 10 連結副鍵覆輕各PCB單元最外緣之純部；以及 經由副鑛覆線以及含傳導性通孔陸塊之銅包部， 鍍覆焊料狀焊料球㈣及元件側之連結指部， 其中該PCB單元各自包含·· 15 元件側允許半導體晶片安裝於其i，且具有一 連結指部以及第—銅包部供組«-電路圖案，該 第鋼LaP包括傳導性通孔陸塊，以及該連結指部 係導線連結至第一鋼包部； ，、具有第二鋼包部供組成第二電路 圖案’以及焊料球部設置於該第二鋼包部上供接納 20 >料球於其上’5玄第二鋼包部包括傳導性通孔陸塊 ’以及該焊料球經熔化 冷儿丘附者於第二銅包部之焊料 琢部，以及 鑽孔連結至第 鋼包。I5之傳導性通孔陸塊 以及具孝 34 558925 拾、申請專利範圍 副鍍覆線連結至其上之第三銅包部。 29. -種半導體晶片封裳體，其係經由如申請專利範圍第1 至28項中任一項之設計方法製造。 3〇· —種製造半導體晶片封裝體之方法，包含·· 提供一板條其具有元件侧及焊料側； 於低溫半蝕刻板條經歷短時間，俾允許板條具有 均勻餘刻面及恆定厚度； 鑽孔經蝕刻之板條而形成複數孔於板條之預定位 置； ' 水平鑛覆該經鑽孔之板條； 設計經艘覆板條之電路圖案； 印刷經設計之電路圖案於經鍍覆之板條而形成 PCB板條； 以金鍍覆PCB板條； 路由鍍金PCB板條而形成複數溝槽於該鍍金pcB板 條上；以及 檢查結果所得之PCB板條。 31.種半導體晶片封裝體，其係經由如申請專利範圍第 30項之設計方法製造。 20 32· —種製造半導體晶片封裝體之方法，包含·· 提供一印刷電路板條（PCB板條），其包含一元件側 及一焊料側，有複數個印刷電路板單元（pcB單元）係以 主鍍覆線選擇性 規則間隔設置於PCB板條上，以及一 地形成於焊料側或元件側上，該元件側具有一連結指 35 558925 拾、申請專利範圍 部’該連結指部藉導線連結至第一銅包部供組成第一 電路圖案，該焊料側具有第二銅包部供組成第二電路 圖案以及焊料球部設置於第二銅包部上供接納焊料球 於其上’遠焊料球經溶化且附著至焊料球部，該第一 及第二銅包部包括傳導性通孔陸塊； 經由主鑛覆線或各個通孔陸塊，而鍍覆焊料側之 焊料球部、及元件側之連結指部； 安裝半導體晶片於經鍍覆之PCB板條之元件側上 ’以及導線連結半導體晶片至PCB板條； 10 修整焊料側引線，且焊接該引線至焊料側；以及 使用切晶粒機，沿焊料側或元件側之主鍍覆線而 切割所得PCB板條，不會因焊料側與元件側之未對準 而造成短路。 33·種製造半導體晶片封裝體之方法，包含·· 15 20 提供一印刷電路板條（PCB板條），其包含一元件侧 及一焊料側，有複數個印刷電路板單元（pcB單元）係以 規則間隔設置於PCB板條上，一或多内層嵌置於元件 側與焊料側間以及一域覆線選擇性地形成於元件側 、内層或焊料側上，該元件側具有一連結指部，該連 結指部藉導線連結至第一銅包部供組成第一電路圖案 ;該焊料側具有第二銅包部供組成第二電路圖案以及 焊料球部設置於第二銅包部上供接納焊料球於其上， 該焊料球經熔化且附著至焊料球部，該内層有第三銅 包部供組成第三電路圖案，該第三銅包部包括鐵孔且 36 558925 拾、申請專利範圍 係連結至副鍍覆線； 經由主鍍覆線或各個通孔陸塊，而鍍覆焊料側之 焊料球部、及内層或元件側之連結指部； 5 安裝半導體晶片於經鍍覆之PCB板條之元件側上 ’以及導線連結半導體晶片至PCB板條； 修整焊料側引線，且焊接該引線至焊料側；以及 使用切晶粒機，沿元件側、内層或焊料側之主鍍 覆線而切割所得PCB板條 未對準而造成短路。 不會因焊料側與元件側之 其係經由如申請專利範 34. —種半導體晶片封裝體， 33項之設計方法製造。 37