TW552701B - Schottky barrier diode and process - Google Patents

Description

552701 五、發明說明

[發明所屬的技術領域] 本發明係有關被採用於古 特基屏障二極體及其製造方^ =之化合物半導體的肖 面型構造，實現動作領域及1 ύ =有關於藉由形成為平 體的肖特基屏障二極體= ; = 型化之化合物半導 [習用技術] 隨著全球性手機市場的擴展，加 訊機需要的不斷增加，离讯供认中 数位何生廣播收 #用於古領>「A P t f的需要急速擴大。因而， 使用於冋湧之GaAs场效電晶體為 速上述開關電路予以積體化的單石電：時 monolithic microwave ] C ( uu i r \·α 口 Α > iC(MMIC)及局部振盪用FET研發的 進灯。 同時’亦使GaAs肖特基屏隆-托辦μ # 增加。 均特基屏卩 早-極體於基地局等的需要 第9圖係表示習用肖特基屏障二極體動作領域部分之 剖面圖。 係於n+型GaAs基板21上堆積約6// m的η +型磊晶層22(5 X 1 0 18cm 3)，再堆積作為動作層η型磊晶層2 3 (1.如 1 0 17cm _3)約 3 5 0 0Α。 作為第1層次金屬層之歐姆電極28，係於n+型磊晶層 22作成歐姆接合之AuGe/Ni/A_。第2層次之金屬層即以 Ti /Pt/Au作成，而於第2層次金屬層之型樣為陽極側及陰 極側兩種。且於陽極側形成與η型磊晶層2 3之肖特基接 合。具該肖特基接合領域3 1 a之陽極側第2層次金屬層於下

552701 五、發明說明（2) 文中簡稱為肖特基電極3 1。而肖特基電極3丨係作為形成陽 極鲜塾（anode bonding pad)之第3層次的Au電鍍層底層電 極’因此’兩型樣完全重疊。陰極側之第2層次金屬層係 與歐姆電極觸接，且形成為陰極銲墊（cath〇de b〇nding pad)之第3層次的Au電鐘層底層電極，因此，亦與陽極側 一樣’兩型樣完全重疊。又因肖特基電極3丨須將該型樣端 位置配置於聚亞醯胺層上面，於肖特基接合領域3丨&周 邊’與陰極側重疊1 6// m再予以型樣轉移。且因肖特基接 合部以外之基板皆為陰極電位，而於陽電極3 4及作為陰極 電位之GaAs交叉部分，為絕緣而設聚亞醯胺層30。該交叉 部分的面積為約130 0// m2，唯因持有大寄生電容量而須將 間隔距離維持於約6至7 // m厚度，以緩和該寄生電容量。 因此’聚亞醯胺係以具有低導電率及得形成為較厚層之特 性，被採用為層間絕緣層。 肖特基接合領域3 1 a為確保約1 0 V之耐壓及良佳肖特基 特性而設於約1 · 3x 1 〇 17cm -乏η型磊晶層2 3上。另於歐姆電 極2 8，為減低其導出電阻，係設於藉由凸面蝕刻曝露之η + 型蠢晶層2 2表面。又因η +型蟲晶層2 2下層為焉激度GaAs基 板21，以人1^6^;1/^11設有作為背面電極的歐姆電極28，得 適合對應於由基板背面引線的機種。 於第1 0圖，表示習用化合物半導體之肖特基屏障二極 體之平面圖。 於晶片略中央之η型磊晶層2 3上形成肖特基接合領域 3 1 a。該領域為直徑約1 〇 // m之圓形狀者。係於曝露η型磊

313861.ptd 第9頁 552701 五、發明說明（3) 晶層2 3之肖特基接觸孔2 9，將第2層次之金屬層以 Ti/Pt/Au順序依序沈積而成。再設圍繞圓狀肖特基接合領 域3 1外圍之苐1層次金屬層的歐姆電極2 8。該歐姆電極2 g' 係依序沈積A u G e / N i / A u者。設於晶片之約一半領域。又， 為導出電極將第2層次之金屬層觸接於歐姆電極28，作為 底層電極。 錢層 線所 基接 電感 域作 壓銲 陽極 u m 此， 有益 法〇 陽極側及陰極側的底層電極，係為作第3層次之^電 而設:於陽極側，僅設宵特基接合領域31Sa部分及銲 品之隶小限度領域，而於陰極側，即以圍繞圓狀肖鸦 合領域31a外圍狀予以型樣。又為使高頻特1生因子之 成分低減，有固定多條銲線必要，係將晶片之近半等 為知接之領域。 再設與底層電極重疊的Au電鍍層。此時係夢由缝八式 (smch b〇nd)將銲線予以固定，以將 銲墊部為（ 40x 6 0 )/zm2,陰極銲墊部即為（24〇χ 7〇) 2。縫合式壓接可於一次壓接中可銲接2條銲線，因 於小面積銲墊，使高頻特性參數之電感成分減低，敌 於高頻特性之提升。 於第11至1 5圖表示習用肖特基屏障二極體之製造方 著笛1圖巾’係藉由凸面触刻曝露n+型蟲晶層22後，付 弟1層次金屬層以形成歐姆電極2 §。

2 2^系?11+型68^基板21上堆積約6//111厚的以型磊晶層 X 〇1δ(：π1 3)，於其上方再堆積約3 5 0 0A的n型磊晶層

552701 五、發明說明（4) ~ 23(1· 3x i〇i7cm-3)。之後，以氧化膜25覆蓋全面，選擇性 地開放預定歐姆電極2 8上之抗蝕層，進行微影 (Photo lithography)製程。然後，以該抗蝕層為遮罩於觸 刻預定歐姆電極28部分之氧化膜25，再進行曝露n+型屋晶 層2 3於η+型磊晶層22之凸面蝕刻。 Μ 其後，將AuGe/N i /Au三層依序以真空沈積方式予以堆 積。之後，去除抗蝕層，留下在預定歐姆電極28部分的金 屬層’再施以合金化熱處理，於n+型磊晶層2 2形成歐姆電 極28。 第1 2圖係表示形成肖特基接觸孔2 9。於全面形成新抗 #層後，選擇性地開放預定肖特基接合領域3丨a，進行微 影（photol i thography )製程後，蝕刻曝露於外之氧化膜 2 5，去除抗#層，予以形成預定肖特基接合領域3 1 a部分 之曝露η型磊晶層2 3的肖特基接觸孔2 9。 第1 3圖係為絕緣形成聚亞醯胺層3 0者。於全面塗層數 次聚亞醯胺設置厚層聚亞醯胺層3 0。形成新抗蝕層後，選 擇性地開放預定聚亞醯胺層3 0部分之殘留，進行微影製 程。之後，將殘留聚亞醯胺以濕式蝕刻予以去除。再去除 抗#層固化（cur e )聚亞醯胺層3 0為6至7// m。 弟1 4圖中’係將曝露於肖特基接觸孔2 9内之η型蠢晶 層2 3予以蝕刻，以形成具肖特基接合領域3丨a之肖特基電 極3 1者。 於肖特基接觸孔2 9周圍之氧化膜2 5為遮罩，予以蝕刻 η型蠢晶層2 3。即如上述，於形成接觸孔2 9後，可使η型蠢

313861.ptd 第11頁 552701 五、發明說明（5) 晶層2 3以曝露之狀態下形成聚亞醢胺層3 〇。唯肖特基接合 須形成於清淨的G a A s表面，因而，於形成肖特基電極前， 須將η型蟲晶層2 3表面予以蝕刻。再為確保於動作層最適 厚度之2 5 0 0 A ’須極精準地控制其溫度及時間，由約3 5 〇 〇 A之厚度’以濕式敍刻钱成2 5 0 0 A。 其後’於真空内依序沈積Ti/pt/Au，而有n+型磊晶層 2 2及肖特基接合領域3丨a，形成兼為陽電極3 4底層電極之 肖特基電極3 1及陰電極3 5用之底層電極。 第15圖係形成作為陽電極34及陰電極35之Au電鍍層 者。 曝露預定之陽電極3 4及陰電極3 5部分的底層電極，以 抗蝕層遮罩其他部分後，可進行電解金電鍍。&時，該抗 蝕層為遮罩，可於曝露之底層電極部分進行Au電鍍，以形 成陽電極34及陰電極35。因該底層電極係設於全面，須於 去除抗#層後’藉由k電漿進行離子碾磨（ionmilling)， 將未施以A u電錄部分之底層電極予以蝕削為陽電極及陰電 極34 3 5之里樣。此時’冑些少Au電鏡部分亦為餘削，因 有約6// m厚度故無問題。 、1面=以包覆處理（back wrap)後，將AuGe/Ni/Au依 序/ u寺貝巧、a至化熱處理形成為背面歐姆電極2 8。 凡成肖特基屏p早二極體之前製程後，移至進行組裝之 後製私 > 阳圓狀之半導體晶片切割為單獨之分離半導體晶 片，將4半導體晶片目定於框體（未_ * )後，藉由鲜線將 半導體晶片之陽極及陰極銲墊與所定導線（未圖示）連接。

552701 五、發明說明（6) 銲線通常採用金線，係以周知之縫合式壓銲予以連接。之 後，予以轉移模鑄（t r a n s f e r m ο 1 d )作成組件。 [發明所欲解決的問題] 習用肖特基屏障二極體之基板構造，係為對應多機種 用途，作成可由背面導出陰電極的構造者。因此，於n+型 GaAs基板上設η+型蠢晶層，而於該上層，為確保所定特性 設有約1 · 3χ 1 0 17cm -之η型磊晶層。 又因肖特基電極為須確保所定特性，係將^型磊晶層 之清淨表面予以曝露後沈積裝金屬，以形成肖特基接合。 而歐姆電極即為減低導出電阻，係於該下層之η +型蠢晶層 形成歐姆結合。 因此，於習用構造中，有下記所示之問題存在。 第一、為形成歐姆電極2 8須形成凸面將η+型磊晶層2 2 予以曝露，因η型磊晶層23具有約3 5 0 0Α之厚度，為使下 方之η +型蠢晶層2 2露出必需凸面餘刻。唯因於基板表面設 有保護基板之氧化膜2 5，而凸面蝕刻須於該表面藉由微影 技術設置遮罩後予以蝕刻，因而，於氧化膜2 5表面與抗蝕 膜發生密著性差異，若以該狀況進行蝕刻，將使蝕刻作業 在橫方向作不必要的擴展，有將必要的氧化膜2 5蝕除而曝 露出GaAs，導致凸面形狀的不安定。為此、設於凸面開口 部之歐姆電極形成時之光阻膜亦於該周端部之形狀上發生 片狀下垂（curtaining)，結果藉由剝離（1 i ft — off)而成之 歐姆電極28的形狀變壞，導致GaAs被蝕刻至肖特基接合附 近，造成特性上的不良影響。

313861.ptd 第13頁 552701 五、發明說明（7) 第二、陽電極34幾乎完全設置於作為陰極電位的GaAi 上，此時有使該寄生電容量增大的問題。由於該交叉部分 的面積為1 3 0 0/z m 2，因而，需以較厚的層間絕緣膜減低寄 生電容量。若以埋入凸面作成較厚的絕緣膜，即需設置6 至7// m厚之聚醯胺層3 0。雖於肖特基接合領域3 1 a之電極 導出，須於聚亞醯胺層3 0設開口部，但藉由較厚的聚亞酶 胺層3 0餘刻，且為考慮該聚亞醯胺層3 0上之電極階段有效 範圍（s t e p c a v e r a g e )為目的，須於該開口部附設斜度。 但由於聚亞醯胺層3 0之膜質偏差，及聚亞醯胺層3 〇與抗韻 膜的密接性偏差，該斜度角度亦有30至45度之偏差了 ^ 此’該動作領域之肖特基接合領域31a與歐姆電極 ”、、 =離距離，若考慮該斜度時，即需確保約^①。但节

:::離距離係有關於串連電阻之大小，#隔離距=; 有疑於鬲頻特性之提升，亦 ：P 無法進展之原因。 J孓化之研發上產生 第二、由於在肖特基接合及歐嫵} 法於肖特基屏障二極體之動作領域附I、有斜度，無 6" m厚度，致使寄生電 加：成：石保層間絕緣膜之 題。 日 成為特性惡化原因的問 而於習 第一、 特基接合者 厚度確保於 刻至2 5 0 〇入 :製造万沃上亦復有下記問題。 肖特基接合係於最上> 。唯因考慮動作層之：Jn型遙晶,23形成肖 25 0 0Λ，係由約;、&及電阻值，須將最ϋ 予以形成。此:=；；:η型蟲晶層…以钮 之蝕刻作業係濕式蝕刻，其方

552701 五、發明說明（8) 時間、溫度，更於蝕刻液内晶圓的搖動幅度、搖動速度等 的控制不易，且須於保持為所定鮮度時間内使用該蝕刻 液。因此，若以該方法將於各晶圓產生偏差，以致使動作 領域之特性再現性及高頻特性的提升上有問題。 第二、由於採用凸形構造，必須使用工程費時的凸形 蝕刻，唯因抗蝕膜與氧化膜之密著性偏差而有不良產生。 且同時需要作為層間絕緣膜的聚亞醯胺層形成製程，及於 亞醯胺層上設置電極導引用之Au電鍍形成製程等，導致製 造流程的複雜化，於時間上亦有缺乏效率的問題。 化合物半導體係於該基板價格本身的高昂為忌、為合 理化即需將晶片尺寸予以縮小，以便於抑制成本增加。也 就是說；晶片尺寸的縮減不可避，且須於材料本身之成本 縮減上著手。同時亦須予以改善高頻特性。更有製程的簡 化及效率化等的重要課題存在著。 [解決問題的手段] 本發明係有鑑於上述問題而作，係以具備：化合物半 導體基板；設於該基板上之一平坦導電型磊晶層；貫穿上 述磊晶層而設置之一導電型高濃度離子植入領域；與上述 高濃度離子植入領域成歐姆接合之第1電極；與上述磊晶 層形成宵特基接合之第2電極，及作為取出上述第1及第2 -屬極之金屬層者。係於設在基板表面之高濃度離子植入領 域表面，由設置歐姆電極以實現化合物半導體的平面型肖 特基屏障二極體，亦因可減低動作部分面積，得由晶片尺 寸之小型化，及成本縮減，或由寄生電容量及電阻的縮減

313861.ptd 第15頁 552701 五、發明說明（9) 有益於高頻特性之提升者。 且係具備：於預定之第1電極下之一導電型磊晶層， 形成一導電型高濃度離子植入領域之製程；於上述高濃度 離子植入領域表面，形成歐姆接合的第1電極之製程；於 上述磊晶層表面，形成肖特基接合的第2電極之製程，及 形成分別接觸於上述第1及第2電極之金屬層製程，以提供 一種實現製程之簡化及效率化，且有提升高頻特性之肖特 基屏障二極體的製造方法。 [發明的實施形態] 茲特參照第1至8圖，詳述本發明之實施形態於後： 本發明之肖特基屏障二極體，係由化合物半導體基板 1、南濃度蠢晶層2、蠢晶層3、南濃度離子植入領域7、第 1電極8、第2電極1 1，及金屬層1 4、1 5等構成。 第1圖係表示動作領域部分的剖面圖。 化合物半導體基板1為無摻雜GaAs基板，且係於上面 沈積5 0 0 0A之高濃度磊晶層2(5x 1018cm—3)及2 5 0 0A之η型 磊晶層3 (1. 3χ 1 0 17cm _3)。且係於各層不形成凸形之平坦基 板構造者。 高濃度離子植入領域7係於歐姆電極8下方，以由η型 蠢晶層3表面到達η +型蠢晶層2。且係以沿著圓狀之肖特基 電極1 1外周，略重疊於歐姆電極8狀予以設置，而於與肖 特基電極1 1之鄰接部分，係以由歐姆電極8溢出方式設 置。肖特基電極1 1與高濃度離子植入領域7相田隔離距離 為1// m。也就是，保持平面構造，在表面設置高濃度離子

313861.ptd 第16頁 552701 五、發明說明（10) 因而，得實現不設 植入領域7的構造代替採用凸形構造 置凸形之歐姆接合。 f ^極的歐姆電極8係觸接於高濃度離子植入領域7 ，弟^ _人金屬層。係依序沈積GaAs/Ni/Au,將肖特基接 合部分=圓形挖空狀予以型樣轉移。其與鄰接之〜特:基電 極之隔離距離為2/z m。 第2電極的肖特基電極丨丨係於覆蓋以紅表面之氮化膜^ 设肖特基接觸孔，依Ti/Pt/Au順序沈積第2層次金屬層， m的圓形，以形成_蟲晶層3及肖特▲接

二# 13湳> 9 7員域的η型磊晶層3為獲得耐壓等所定特性係 ΐί 5〇〇Α。且於形肖特基電極11前由氮化膜5予 以覆。因而’可獲得高品f、高精度的肖特 至屬層為作成陽電極14及陰電極15的第3層 T 1 / P t / A u/t積金屬層。陽電極i 4觸接於肖特 延伸於陽極壓銲領城忐在嗒★ 笔極11且 歐姆電極W命^ 墊14a。又藉由氮化膜5與 e人姆電極8或與陰極電位之GaAs絕緣。 化之ί = ?部14a下方，可植入删等設置為予以絕緣 ίί:=:ΐ絕緣化領域）。藉由到達無掺雜GaAs基板 了因域:可將陰極電位之GaAs與陽電極“予以絕 定於基板=1不设聚亞醯胺層及氮化膜，將壓銲部直接固 陰電極15係相對於陽電極14而設’與歐姆電極調 接，且延伸至陰極壓銲領域成為陰極銲墊部1 5 &。因此， 與歐姆電極8觸接的高濃度離子植入領域7及n+型磊晶層2

552701 五、發明說明（11) 成為陰極電位（電極）。而陰極銲墊1 5a即直接固定於η型磊 晶層3表面。 於第2及3圖表示本發明化合物半導體之肖特基屏障二 極體的平面圖。第2圖為晶片型樣圖概略狀態，第3圖為動 作領域部分之擴大圖。該圖為本發明之第1實施形雜，、為1 個肖特基接合。 & — 、， 在晶片略中央部設置於η型磊晶層3形成肖特基接合之 肖特基電極1 1。該電極為直徑約丨0// m的圓形，係依序沈 積第2層次金屬層之τ i / P t / A u而成。僅以中央的圓形部分 與GaAs予以直接觸接，而為導出電極，即由第3層次之沈 積金屬層接陽電極1 4，予以延伸後，設陽極薛塾1 4 a。 於陽極銲墊1 4 a下方設有植入B +離子的絕緣化領域6。 由此’可將陽極銲墊1 4 a不藉由絕緣膜，直接固定於基 板，因而，得以減低壓銲時之不良，同時，亦可消除 部之寄生電容量。 ^ 虛線所示部分為歐姆電極8，觸接於圍繞圓形肖特基 電極1 1外周之高濃度離子植入領域7 (未圖示）。歐姆電極 係f G曲aAs/Ni/Au依序予以沈積之第1層次金屬層，設置成 與咼^度，子植入領域7為略重疊之方式，又為導引電 極Y錯^第3層次之沈積金屬層設置陰電極1 5，予以延伸 二；^忐二塾1 &a。陰電極的導引係為減低高頻特性因子之 屯i 、刀’有需將銲線予以多數固定，為此，係將晶片之 一大，領，作為壓銲領域。 < 陽極1干塾及陰極銲墊1 4 a、1 5 a係由縫合式壓銲固定鲜

第18頁 552701 五、發明說明（12) 線以導引電極。該陽極銲墊部1 4a之面積為（6 Ox 7 0 )// m2，陰極銲墊部15a即為（ 1 8 0x 7 0 )// m2。又於縫合式壓銲 係一次銲接2條銲線，雖於較小面積亦可使高頻特性參數 之電感成分縮小，因而有利於高頻特性之提升。 如第3圖所示，成為陽電極與陰電極之GaAs交差部分 僅為斜線所示之領域，而該部分面積為約1 0 0/z m 2。此植 較習用之1 3 0 0// m係縮小為約1 / 1 3者。因此，得以氮化膜 5代替聚亞醯胺的層間絕緣膜。 本發明的特徵係設置高濃度離子植入領域7，將肖特 基電極1 1及歐姆電極8設於GaAs表面，以實現肖特基屏障 二極體之平面構造者。因此，無須考慮由凸形形狀偏差之 定位偏差，得將肖特基電極1 1及歐姆電極8間之隔離距離 予以大幅度減少。又於陽電極1 4下方之大部分領域設絕緣 化領域6，而於作為陰極電位的GaAs與陽電極1 4交差部分 的面積為約1 0 0// m 2，較習用之1 3 0 0// m縮小為約1 / 1 3的面 積。因而無須擴大聚亞醯胺厚度（間隔距離）以抑制寄生電 容量，故得以氮化薄膜代替，亦無須考慮聚亞醯胺的斜度 部分。 於具體上可由此將肖特基接合領域及歐姆電極之間隔 距離減低7至2// m。更使與高濃度離子植入領域7間之間隔 距離為1 // m，此時，高濃度離子植入領域7將為載體移動 路徑，略具與歐姆電極8相同之效果，因而，得較習用可 將間隔距離縮減為1 / 7。且因肖特基電極1 1及歐姆電極8間 之間隔距離可影響該串連電阻值，若能縮小該間隔距離，

313861.ptd 第19頁 552701

五、發明說明（13) 即可減少電阻值，對其高頻特性之提升有利。 #、 由此，亦得以對晶片之小型化有所貢獻。因而’付以 將晶片尺寸由習用之0. 2 7χ 0. 31mm的尺寸縮小為〇· f5x 0 · 2 5 mm 2。又因，由於配置銲墊之必要性，及組t上彳十以 掌握（hand 1 ing)的晶片尺寸有其限度，而於目前雖係以〇· 2 5角為該極限，但以動作領域得大幅縮減為約1 / 1 0 ’因而 如後述，可使動作領域的配置自由度得 第4圖為本發明之第2實施形態，係表示設置形成肖特 基電極之複數個肖特基連接領域者。 於本發明構造中，可設置複數個肖特基電極1 1。如圖 中配置，即可將肖特基電極丨丨予並 少上有所貢獻。 I運連接，對電阻之減 右將力特基接觸 入 置，雖該肖特基接觸孔19之總面積：同5复數個之配 特基接觸孔時比較，肖特基接觸孔1 9之中盥古己ΐ 一個肖 植入領域7之間隔距離得更為減低，因而亦傕、古辰度離子 植入領域7中載體之陷井效果更予以顯著。由:浪度離子 電阻值減少，而有利於高頻特性之再提升。由此，使陰極 詳圖第5至8圖為表示本發明肖特基屏障二極體製造方法之 、知·基屏障二極體係由：於 型磊晶屑，形# ^ ^疋弟1電極下之一逡舻 t Z:增形成一導電型高濃度離子植入#祕夕' 體 程；為圍繞上述第二成^ 〃上建Μ 0層形成肖特基

5527〇1 五、發明說明（14) -- 的第2電極之製程，及分別於上述第丨及第2電極形成 &之金屬層之製程等構成。 下本發明之第1製程係如第5圖所示，係於所定第丨電極8 者方的$笔型^^晶層3形成導電型高濃度離子植入領域7 氷本製程為發明的特徵製程，係於貫通所定歐姆電極8 =成領域下方’形成到達之磊晶層3之以型磊晶層2的 巧〉農度離子植入領域7。 1即係於無摻雜G a A s基板1沈積η +型磊晶層2 ( 5x O^cm-3)約5 0 0 0A，再於上面堆積η型磊晶層3(1. 3x 〇 cm 3)約2 5 0 0A。之後，以氮化膜5予以全面覆蓋，以設 f抗钱層後’在所定絕緣化領域6上之抗钱層選擇性地進 订開窗微影技術處理。之後，以該抗蝕層為遮罩植入以離 1摻質，以形成到達無摻雜GaAs基板1之絕緣化領域6，以 止里彳作為陰極電位的G a A s與陽極銲墊部1 4 a之絕緣化。 其次，選擇性地進行所定高濃度離子植入領域7形成 領域上之抗蝕層開窗微影技術處理。之後，以該抗餘層為 遮罩。將高濃度η型摻質（S i +，約ιχ 1 〇 i8cm -3)予以離子植、 入，而於貫通所定歐姆電極8下方之η型磊晶層3，形成到 達η +型蠢晶層2之南濃度離子植入領域7。此時的離子植 入，得分為不同條件之複數次植入方式予以植入，以使言 濃度離子植入領域7之摻質濃度於深度方向儘量形成均^ 一之狀態。 之後，去除抗蝕層，再度存積（(1邛〇3：^1〇1〇退火用之

(15) — " ~^ 5527〇1 化膜5進灯南濃度離子植入領域7及絕緣化領域6之活性 退火作業。 入領t此’得以在所定歐姆電極8下方形成高濃度離子植 t7。且於其後製程，在高濃度離子植入領域7表面設 此ϋ電極8，以實現平面構造之肖特基屏障二極體。由 彳于將與肖特基電極及歐姆電極為同一動作的高濃度離 值，入領域之間隔距離大幅減低，同時亦減低串連電阻 托成使對高頻特性提升具大幅度貢獻的肖特基屏障二 極體。 力、本發明之第2製程如第6圖所示，係於高濃度離子植入 7員域7表面形成歐姆結合之第丨電極8者。 y係於全面形成抗蝕層後，選擇性地於所定之歐姆電極 ，成部分進行開窗的微影作業處理。去除由抗蝕層曝露的 虱化膜5，將第1層次金屬層之GaAs/Ni/Al^序以真空沈積 方式予以推積後’以剝離（丨丨f t_〇f f )方式去除抗蝕層，且 係於所定之歐姆電極8部分存留第1層次之金屬層。繼續以 合金化熱處理方式、在高濃度離子植入領域7表面形成歐 姆電極8。 本發明之第3製程如第7圖所示，係於圍繞第1電極8外 圍之蠢晶層3表面形成肖特基結合之第2電極1卜 本製程為發明的特徵製程，首先於第7圖（A )，形成全 面抗餘層PR後’選擇性地進行所定肖特基電極丨丨部分之開 窗微影作業處理。將曝露之氮化膜5予以乾式蝕刻，以形 成露出蠢晶層3的肖特基接觸孔g。

313861.ptd 第22頁

552701 ------------------- 五、發明說明（16) 、 之後，如第7圖（B )所示。於該全面依序以真空沈積方 式推積第2層次金屬層的Ti/Pt/Au。之後，以剝離方式去 除抗I虫層p R ’在磊晶層3表面形成肖特基結合，作為肖特 ，，極1 1。於形成肖特基結合前，該G a A 3表面係以氮化膜 復现’因而’得於該GaAs表面形成良好的肖特基結合。 曰 由於習用製造方法中，對時間、溫度以及蝕刻液内之 晶圓搖動幅度、搖動速率等的控制極為困難，且被要求應 將餘刻液於所定鮮度保持時間内使用。若依本發明的製造 方法’係於事先形成作為最適動作層之厚度2 5 0 0 A的磊晶 層3 ’即可省略控制動作層厚度之蝕刻製程，因而，可形 成再現制良好的肖特基結合，由而具有獲得特性安定的肖 特基屏障二極體之優點。 本發明之第4製程如第8圖所示，係於第1電極8及第2 電極1 1分別形成結合用之金屬層1 4、丨5者。 本製程亦為發明的特徵製程，首先係於全面再度存積 作為層間絕緣膜的厚度約5 〇 〇 〇A之氮化膜5。形成抗餘層$ 後’進行作為結合部之肖特基電極n、歐姆電極8及陽極 銲塾1 4a、陰極銲墊1 5a部分的選擇性開窗微影作業處理， 以钱刻氮化膜5。去除抗蝕膜後，再設新抗蝕層，以選擇 性地進行所需陽極電極1 4、陰極電極丨5圖樣之開窗微影作 業處理°再依序進行全面之1^斤1：/^11沈積，由剝離形成陽 極電極14及陰極電極ι5，且將背面予以包覆（back wr ap ) 〇 此時’該陽極電極1 4及陰極電極1 5係以通常剝離法形

552701 五、發明說明（17) 成之沈積金屬。又因該陽極電極丨4及陰極恭 緣膜為氮化膜5，且可將銲墊部予以直接固&1 5的層 聚亞醯胺層。由此，可省略於習用聚亞醯胺故得省0^邑 亞醯胺不適設置之較厚配線及銲墊形成之二上為吸收取 能省略進行多次塗層（coating)之聚亞醯胺展^錢製程。ς Au電鍍製程，得將製造流程簡化而以有效率胃^成製程及 屏障二極體之製造。 完成肖特基 若完成化合物半導體肖特基屏障二極體之 < 】 可移送於進行組裝之後製程。該晶圓狀半導體曰製‘後， 切割作業，分離為單獨的半導體晶片，將該半^片可經由 時固定於框體（frame，未圖示），以所定壓銲線f晶片暫 wire)連接半導體晶片之銲墊Ha、15a與所定導線:ndlng 壓銲線通常係使用一種「金細線」，以縫合式壓銲。方述 以連接。之後，由轉移模鑄作成樹脂組件。 干式予 [發明的效果] 如依本發明的構造，可獲得下面所示之多種效果： 第一、係於GaAs表面設置高濃度離子植入領域7，以 將肖特基電極1 1及歐姆電極8設於GaAs表面，得以實現肖 特基屏障二極體之的平面構造。因而可抑制由凸面形狀偏 差之歐姆電極形狀偏差及特性上的劣化，亦無須考慮定位 偏差，因此可大幅減低肖特基電極1 1及歐姆電極8之間隔 距離。又因該肖特基電極丨丨及歐姆電極8之間隔距離有關 於串連電阻值，若能縮小該間隔距離，即可減低該電阻 值。

313861.ptd 第24頁 552701 五、發明說明（18) 第一、作為陰極電位的G a A s與陽極電極1 4交又部分之 面積為約1 0 0// m 2，因而，寄生電容量大幅減低。此乃I 陽極電極1 4下面之幾乎全部領域設置絕緣化領域6，由 此，可使發生寄生電容量之交叉部面積較習用宵特基結合 部分減低為1 / 1 3。又能使陽極銲墊丄4a直接固定於GaAs，口 ，於該部分無寄生電容量，因而得大幅減低該總寄生電容 ϊ者。又於習用技術係為抑制寄生電容量多採用介電率車六 ，的聚亞醯胺設置較厚之層間絕緣膜，而於本發明即以= 薄的氮化膜代用，且因氮化膜具有較聚亞醯胺為高之介電 率，唯於本發明的構造，若使用約5 〇 〇 〇A之氮化膜，亦較 習用技術得減低其寄生電容量。 第二、因不使用較厚的聚亞醯胺，故無須考慮該作為 動作領域聚亞酿胺開口部的傾斜部分距 及傾斜角度之 偏差。 π抑^上述，於该肖特基電極及歐姆電極之間隔距離上， 二：於=3考慮耐壓及對準精度。具體上該肖特基結合領 ΐίΐΪ 間隔距離得減低為7至Μ™。而於與高濃 植入領域7之間隔距離為k m，且因此時之高濃度 m域7係載體之移動經路，略與歐姆電極具同樣 二：：，工而’得減低間隔距離為1/7。因此，電阻值大 巾田減低，由該寄生電容署之士 減低二對高頻特性大大有益幅減低及寄生電容量偏差之 0. 3^二二利於晶片的小型化，習用晶片尺寸為〇· 27χ . 11、布小止0 · 2 5χ 0. 2 5mm 2。於尺寸上由於配置銲

552701 五、發明說明（19) 墊之必要性，及組裝上得以易於輸送處理（hand 1 ing)的晶 片尺寸有其限度’於目前雖係以〇 _ 2 5角為該極限，但以動 作領域得大幅縮減為約1 / 1 0，因而可使動作領域的配置自 由度得以變大。 第五、可由於肖特基結合部設置複數個肖特基電極， 以減低電阻值。若將宵特基結合部之結合徑變小。即可設 置複數個結合徑，若與設置同一總肖特基結合面積之_個 肖特基電極比較時，即更可減低其電阻值，使於高濃度離 子植入領域上之載體陷阱得以效果化，因而有益於高頻斗寺 性之提升。 、、 用 頻電 前該 沈積 塑磊 的複 佳再 率， 刻； 成， 第六、因不使用聚亞醯胺層及Au電鍍，得節減材料 同時亦可實現晶片的小型化而達成成本節減。 〃、費 若依本發明之製造方法，亦可獲得下面所示效果. 第一、可形成極安定的肖特基結合，因而，得和 市ll a 路極為重要的特性偏差問題。因於形成頻肖特基#: η型蠢晶層係完全覆蓋於氮化膜下，若以钱刻氮5 Ti/Pt/Au可獲得完全無污染的結晶面上結合 晶層係形成為最適動作層之2 5 0 0 A ，故無須習用 n 雜蝕刻作業控制。也就是說，可獲得提升成品率QaAs 現性、且特性安定的肖特基屏障二極體。 ％良 效 肖特基結合形成前之η型磊晶層蝕刻；聚亞醯胺層/ 及Au電鍍等製程，唯於使聚亞醯胺層厚度為6至㈢％ 第二、上述肖特基屏障二極體的製造，可獲得声 且可實現製程簡化。具體上，習用技術雖係：凸好 U m

313861.ptd 第26頁 552701 五、發明說明（20) 須得重複進行複數次塗層作業予以形成。由於聚亞醯胺層 的複數次塗層極為費時，而於製造流程上較為複雜。若能 不使用聚亞醯胺，即化省略Au電鍍層之電極。且於為防止 習用技術於電銲組裝時的熱量，或壓銲時應力之電極斷 裂，有須確保電極之強度，而以較厚的Au電鍍層形成陽極 電極及陰極電極。若不須聚亞醯胺層，可不必考慮其影 響。也就是說；可省略該Au電鍍電極，得僅以T i / P t / Au沈 積金屬形成陽極電極及陰極電極、且可提升其可靠度。亦 因引起習用成品率下降原因之消滅，得使製造成品率提 升。 也就是說，可提供一種雖將寄生電容量予以大幅減 低，且又減小其電阻值，以大幅提升高頻特性之肖特基屏 障二極體之製程簡化之效率化製造方法。

313861.pid 第27頁 552701 圖式簡單說明 [附圖的簡單說明] 第1圖說明本發明半導體裝置之剖面圖。 第2圖說明本發明半導體裝置之頂面圖。 第3圖說明本發明半導體裝置之頂面圖。 第4圖說明本發明半導體裝置之頂面圖。 第5圖說明本發明半導體裝置製造方法之剖面圖。 第6圖說明本發明半導體裝置製造方法之剖面圖。 第7圖（A )及（B )說明本發明半導體裝置製造方法之剖 面圖 。 第8圖說明本發明半導體裝置製造方法之剖面圖。 第9圖說明習用半導體裝置之剖面圖。 第1 0圖說明習用半導體裝置之頂面圖。 第1 1圖說明習用半導體裝置製造方法之剖面圖。 第1 2圖說明習用半導體裝置製造方法之剖面圖。 第1 3圖說明習用半導體裝置製造方法之剖面圖。 第1 4圖說明習用半導體裝置製造方法之剖面圖。 第1 5圖說明習用半導體裝置製造方法之剖面圖。 [符號的說明] 1 化合物半導體基板 2 南濃度蠢晶層 3 蠢晶層 5 氮化膜 6 絕緣化領域 7 高濃度離子植入領域 8 第1電極（歐姆電極） 9 肖特基接觸孔 11 第2電極（肖特基） 14 金屬層（陽極） 14a 陽極銲墊 15 金屬層（陰極）

313861.ptd 第28頁 552701

圖式簡單說明 1 5 a 陰極銲墊 19 肖特基接觸孔 21 n+型GaAs基板 22 π +型蠢晶層 23 η型蠢晶層 25 氧化膜 28 歐姆電極 29 肖特基接觸孔 30 聚亞驗胺層 31 肖特基電極 31a 肖特基接合領域 34 陽電極 35 陰電極 313861.ptd 第29頁

Claims (1)

1. 552701 六、申請專利範圍 1. 一種肖特基屏障二極體，係具備： 化合物半導體基板； 設於該基板上之一平坦導電型磊晶層； 貫穿上述蠢晶層而設置之一導電型南濃度離子植 入領域； 於上述高濃度離子植入領域成歐姆接合之第1電極 於上述磊晶層形成肖特基接合之第2電極，及 作為取出上述第1及第2電極之金屬層者。 2. —種宵特基屏障二極體，係具備： f 化合物半導體基板； 設於該基板上之一平坦高濃度磊晶層，及一導電 型蠢晶層， 貫穿上述蠢晶層到達上述南濃度蠢晶層之一導電 型高濃度離子植入領域； 於上述高濃度離子植入領域成歐姆接合之第1電極 為圍繞上述第1電極外圍，與上述磊晶層形成肖特 基接合之第2電極，及 作為取出上述第1及第2電極之金屬層者。 緣 3. 如申請專利範圍第1或第2項記載之肖特基屏障二極體 ，其中， 上述化合物半導體基板為無摻雜GaAs基板者。 4. 如申請專利範圍第1或第2項記載之肖特基屏障二極體

   313861.ptd 第30頁 552701 六、申請專利範圍 ，其中， 上述第2電極與上述高濃度離子植入領域之間隔距 離為5/z m以下者。 5. 如申請專利範圍第1或第2項記載之肖特基屏障二極體 ，其中， 係設置複數個上述第2電極形成之肖特基接合領域 者。 6. 如申請專利範圍第1或第2項記載之宵特基屏障二極體 ，其中， 上述高濃度離子植入領域係由第1電極溢出予以設 置者。 7. —種肖特基屏障二極體之製造方法，係具備： 於預定之第1電極下之一導電型磊晶層，形成一導 電型高濃度離子植入領域之製程； 於上述高濃度離子植入領域表面，形成歐姆接合 的第1電極之製程； 於上述蠢晶層表面，形成宵特基接合的第2電極之 製程，及 形成分別接觸於上述第1及第2電極之金屬層製程 者。 8. —種肖特基屏障二極體之製造方法，係具備： 於無摻雜化合物半導體基板上堆積一導電型高濃 度磊晶層及一導電型磊晶層，且由預定第1電極下之上 述蠢晶層表面至上述面濃度蠢晶層^形成一導電型面

   313861.pid 第31頁 552701 六、申請專利範圍 濃度離子植入領域之製程； 於上述高濃度離子植入領域表面，形成歐姆接合 的第1電極之製程； 為上述第1電極圍繞其外圍，且與上述蠢晶層表面 形成宵特基接合之第2電極之製程，及 形成分別接觸於上述第1及第2電極之金屬層製程 者。 9.如申請專利範圍第7或第8項記載之肖特基屏障二極體 之製造方法，其中， 上述第2電極係依序以沈積Ti/Pt/Au等多層金屬層 形成者。

   313861.ptd 第32頁