CN1400672A - 肖特基势垒二极管及其制造方法 - Google Patents

肖特基势垒二极管及其制造方法 Download PDF

Info

Publication number
CN1400672A
CN1400672A CN02127233A CN02127233A CN1400672A CN 1400672 A CN1400672 A CN 1400672A CN 02127233 A CN02127233 A CN 02127233A CN 02127233 A CN02127233 A CN 02127233A CN 1400672 A CN1400672 A CN 1400672A
Authority
CN
China
Prior art keywords
electrode
high concentration
epitaxial loayer
schottky
barrier diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02127233A
Other languages
English (en)
Other versions
CN1314132C (zh
Inventor
浅野哲郎
小野田克明
中岛好史
村井成行
冨永久昭
平田耕一
榊原干人
石原秀俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1400672A publication Critical patent/CN1400672A/zh
Application granted granted Critical
Publication of CN1314132C publication Critical patent/CN1314132C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种肖特基势垒二极管及其制造方法。目前，由于有台面型晶体管蚀刻及厚的聚酰亚胺层等，故不能推进芯片的小型化，并且，电极间存在距离，不能提高特性。另外，其制造方法中肖特基结部分的蚀刻控制很困难。本发明通过在基板表面设置n+型离子注入区域，不再需要设置台面及聚酰亚胺层，可实现化合物半导体的平面型肖特基势垒二极管。由于可使电极间距离接近，可实现芯片的缩小，也可提高高频特性。由于形成肖特基电极时不蚀刻GaAs，故可制造再现性好的肖特基势垒二极管。

Description

肖特基势垒二极管及其制造方法
技术领域
本发明涉及高频电路采用的化合物半导体的肖特基势垒二极管及其制造方法，尤其涉及通过形成平面结构实现动作区域和芯片尺寸小型化的化合物半导体的肖特基势垒二极管的制造方法。
背景技术
由于世界移动电话市场的扩大，数字卫星发送接收机的需要高涨，随之高频设备的需要急速增长。作为其元件为处理高频经常使用使用了砷化镓(GaAs)的场效应晶体管，随之不断开发使所述开关电路自身集成化的单片微波集成电路(MMIC)和本机振荡用FET。
GaAs肖特基势垒二极管也因用于基站等而提高了用量。
图9表示现有肖特基势垒二极管的动作区域部分的剖面图。
在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×1018cm-3)，再堆积例如3500的构成动作层的n型外延层23(1.3×1017cm-3)。
构成欧姆电极28的第一层金属层是与n+型外延层22形成欧姆结的AuGe/Ni/Au。第二层金属层是Ti/Pt/Au。该第二层金属层的图形有阳极侧和阴极侧两种。阳极侧与n型外延层23形成肖特基结。以下将该具有肖特基结区域31a的阳极侧第二层金属层称为肖特基电极31。肖特基电极31也构成形成阳极接合接点的第三层镀Au层的衬底电极，使双方的图形完全重叠。阴极侧的第二层金属层与欧姆电极接触，并进一步成为形成阴极接合接点的第三层镀Au层的衬底电极，阳极侧同样使双方的图形完全重叠。肖特基电极31由于需要将其图形的端部位置配置在聚酰亚胺层的上面，故在肖特基结区域31a周边，在阴极侧重迭16μm进行图形制作。肖特基结部以外的基板是阴极电位，在阳极电极34和形成阴极电位的GaAs交叉的部分，为绝缘设有聚酰亚胺层30。该交叉部分的面积形成1300μm2左右，由于具有大的寄生电容，需要使其间隔距离为6～7μm左右的厚度，来缓和寄生电容。聚酰亚胺根据其低的介电常数和可很厚地形成的性质用作层间绝缘层。
肖特基结区域31a为了确保10V左右的耐压和良好的肖特基特性，设置在3×1017cm-3左右的n型外延层23上。另外，欧姆电极28为了降低取出电阻设在由台面型晶体管蚀刻法使其露出的n+型外延层22的表面上。n+型外延层22的下层为高浓度的GaAs基板21，作为背面电极设有作为欧姆电极28的AuGe/Ni/Au，也可对应自基板背面取出的机种。
图10表示现有化合物半导体肖特基势垒二极管的平面图。
在芯片的大致中央，在n型外延层23上形成肖特基结区域31a。该区域为约10μm的圆形，在露出n型外延层23的肖特基接触孔29依次蒸镀形成第二层金属层Ti/Pt/Au。包围圆形的肖特基结区域31a的外周设有第一层金属层即欧姆电极28。欧姆电极28是依次蒸镀AuGe/Ni/Au而得到，设置在芯片的接近一半的区域。为了取出电极，使第二层金属层与欧姆电极28接触，作为衬底电极。
阳极侧及阴极侧的衬底电极是为作为第三层的镀Au层而设的。在阳极侧设于与肖特基结区域31a部分接合所需最小限度的区域，阴极侧进行图形制作形成包围圆形的肖特基结区域31a的外周的形状。为了降低高频特性的因数即感应成分，需要固定安装多个接合引线，为此，将占芯片的大约一半的区域作为接合区域。
另外，与衬底电极重迭设置都Au层。这里利用针脚型接合固定安装接合引线，取出电极。阳极接合接点部为40×60μm2，阴极接合接点部是240×70μm2。在利用针脚型接合进行的连接中，一次接合可连接两根接合引线，故即使接合面积小，也可减小高频特性的参数即感应成分，可提高高频特性。
图11至图15表示现有肖特基势垒二极管的制造方法。
图11中，利用台面型晶体管蚀刻法使n+型外延层22露出，附着第一层金属层形成欧姆电极28。
也就是说，在n+型GaAs基板21上层积6μm左右的n+型外延层22(5×1018cm-3)，再在其上堆积例如3500的n型外延层23(1.3×1017cm-3)。然后，用氧化膜25覆盖整个面，进行光刻工艺，在预定的欧姆电极28的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模蚀刻预定的欧姆电极28部分的氧化膜25，并进行n型外延层23的台面型晶体管蚀刻，使n+型外延层22露出。
然后，依次真空蒸镀并层积第一层金属层即AuGe/Ni/Au这三层。之后，除去抗蚀剂层，在预定的欧姆电极28部分留下金属层。接着通过合金化处理，在n+型外延层22上形成欧姆电极28。
图12中，形成肖特基接触孔29。在整个面上形成新的抗蚀剂层，进行光刻工艺，在预定的肖特基结区域31a部分选择性地开窗。然后，蚀刻露出的氧化膜25，之后除去抗蚀剂，形成预定的肖特基结区域31a部的n型外延层23露出的肖特基接触孔29。
图13中，形成用于绝缘的聚酰亚胺层30。在整个面上数次涂敷聚酰亚胺，设置厚的聚酰亚胺层30。在整个面上形成新的抗蚀剂层，进行光刻工艺，选择性地开窗，从而留下预定的聚酰亚胺层30部分。然后，湿式蚀刻并除去聚酰亚胺。然后，除去抗蚀剂层，使聚酰亚胺层30固化，形成6～7μm的厚度。
图14中，蚀刻肖特基接触孔29内露出的n型外延层23，形成具有肖特基结区域31a的肖特基电极31。
以肖特基接触孔29周围的氧化膜25为掩模蚀刻n型外延层23。如前所述，在肖特基接触孔29形成后，在n型外延层23表面露出的状态下形成聚酰亚胺层30。肖特基结必须形成在清净的GaAs表面上，因此，要在肖特基电极形成前蚀刻n型外延层23表面。并且，为了确保作为动作层最佳厚度的2500，要精密地控制温度及时间，进行湿式蚀刻使厚度自3500变为2500。
然后，依次真空蒸镀Ti/Pt/Au，形成具有与n+型外延层22的肖特基结区域31a并兼作阳极电极的衬底电极的肖特基电极31及阴极电极35用衬底电极。
图15中，形成成为阳极电极34及阴极电极35的Au镀层。
在使预定的阳极电极34及阴极电极35部分的衬底电极露出，用抗蚀剂层覆盖其他部分后，进行电解镀金。此时，抗蚀剂层成为掩模，进在衬底电极露出的部分附着镀金，形成阳极电极34、阴极电极35。衬底电极设在整个面上，在除去抗蚀剂后，用Ar等离子体进行离子蚀刻，削去未镀金的部分的衬底电极，进行图形制作形成阳极及阴极电极34、35的形状。此时，镀金部分虽也被多少削去，但具有6μm左右的厚度，故没有问题。
然后，对背面进行搭接处理(バツクラツプ)，依次蒸镀AuGe/Ni/Au，进行合金化处理，形成背面的欧姆电极28。
化合物半导体肖特基势垒二极管当前工序完成后，进入进行组装的后工序。晶片状的半导体芯片被切割，分离为单独的半导体芯片，将该半导体芯片固定安装在框架(未图示)上，然后，用接合引线连接半导体芯片的阳极及阴极接合接点和规定的引线(未图示)。接合引线使用金属线，用公知的针脚式接合法连接。然后，传递模模装，进行树脂封装。
发明内容
现有肖特基势垒二极管的基板结构形成可对应多机种自背面也可取出阴极的结构，形成在n+型GaAs基板上设置n+型外延层，并为确保规定的特性在其上层设置1.3×1017cm-3左右的n型外延层的结构。
肖特基电极必须确保规定的特性，故要使n型外延层的清净表面露出，并蒸镀金属，形成肖特基结。欧姆电极为了降低取出电阻，在其下层的n+型外延层形成欧姆结。
这里现有的构造中有以下所示问题点。第一，为形成欧姆电极28必须形成台面而露出n+型外延层22。n型外延层23有3500左右的厚度，为使其下面的n+型外延层22露出必须作台面型晶体管蚀刻。基板表面设有用于保护基板的氧化膜25，台面型晶体管蚀刻是在其表面设置光致抗蚀剂掩膜而进行蚀刻，但氧化膜25表面与抗蚀剂的贴紧性会产生偏差。当在该状态下进行湿式蚀刻时蚀刻会过分向横向扩展，有时把必需的氧化膜25也蚀刻了，只要露出GaAs，台面的形状就不稳定。因此设于台面开口部的欧姆电极28在形成时，光致抗蚀剂也发生周边部形状塌边等，结果就是剥离的欧姆电极28的形状变坏，GaAs被蚀刻到肖特基结附近，有时发生对特性产生恶劣影响的问题。
第二，阳极电极34几乎都设在阴极电位的GaAs上，这里的寄生电容变大。交叉部分的面积达1300μm2，所以必须用厚的层间绝缘膜降低寄生电容。为埋入台面形成厚的层间绝缘膜，必须设置6～7μm的聚酰亚胺层30。为取出肖特基结区域31a的电极在聚酰亚胺层30设有开口部，通过对厚聚酰亚胺层30的蚀刻，并考虑聚酰亚胺层30上电极的分步敷层的目的，其开口部制成锥状。但由于聚酰亚胺层30膜质的偏差和聚酰亚胺层30与抗蚀剂层贴紧性的偏差，该锥状的角度在30～45度间偏差很大。因此动作区域的肖特基结区域31a和欧姆电极28的间隔距离当考虑锥状时，必须确保7μm左右。但该各结的间隔距离对串联电阻起作用，所以间隔距离大时阻止提高高频特性的提高，进而也是芯片小型化不能前进的原因。
第三，由于在肖特基结及欧姆结附近附有锥状，所以肖特基势垒二极管的动作区域附近不能保层间绝缘膜6μm的厚度而使寄生电容增加，是使特性恶化的原因。
现有的制造方法存在下述问题。
第一，肖特基结肖特基接合在最上层的n型外延层23上，为确保考虑动作层的耐压及电阻后的最佳厚度即2500，自3500左右的n型外延层23蚀刻至2500而形成。此时的蚀刻是湿式蚀刻，时间及温度、以及蚀刻液内晶片的振幅、振速等的控制很困难，而且，必需在规定的保鲜时间内使用蚀刻液。因此，使用该方法，会因晶片不同而产生偏差，很难实现动作区域的特性的再现性及高频特性的提高。
第二，由于采用台面结构，需要增加工序量的台面型晶体管蚀刻法，会因抗蚀剂和氧化膜的密接性的偏差而产生不良。另外，同时需要作为层间绝缘膜的聚酰亚胺层形成工序及在聚酰亚胺层上设置电极的取出的镀金形成工序等，存在制造流程复杂化时间上效率低等问题。
化合物半导体由于其基板的价格本身高，故为了合理化，需要缩小芯片尺寸来抑制成本。也就是说，芯片尺寸的降低是不可避免的，也期望材料自身成本的缩减。并要求高频特性的进一步改善。另外，谋求制造工序的简化及效率化也是重要课题。
本发明就是基于上述课题而开发的，其提供一种肖特基势垒二极管，包括：化合物半导体基板；设在基板上的平坦的一导电型外延层；穿透外延层而设置的一导电型高浓度离子注入区域；第一电极，在高浓度离子注入区域成欧姆结；第二电极，与外延层形成肖特基结；金属层，取出第一及第二电极。通过在设置于基板表面的高浓度离子注入区域表面设置欧姆电极，可实现化合物半导体的平面型肖特基势垒二极管，也能减小动作部分的面积，所以能有助于芯片尺寸的小型化和减小成本，有助于通过减小寄生电容和电阻提高高频特性。
另外，其提供一种肖特基势垒二极管的制造方法，这种方法包括：在预定的第一电极下的一导电型外延层形成一导电型高浓度离子注入区域的工序；形成与高浓度离子注入区域表面呈欧姆结的第一电极的工序；形成与外延层表面形成肖特基结的第二电极的工序；形成分别与第一及第二电极接触的金属层的工序。该方法可实现制造工序的简化及效率化，并且可提高高频特性。
附图说明
图1是说明本发明半导体装置的剖面图；
图2是说明本发明半导体装置的上面图；
图3是说明本发明半导体装置的上面图；
图4是说明本发明半导体装置的上面图；
图5是说明本发明半导体装置的制造方法的剖面图；
图6是说明本发明半导体装置的制造方法的剖面图；
图7是说明本发明半导体装置的制造方法的剖面图；
图8是说明本发明半导体装置的制造方法的剖面图；
图9是说明现有半导体装置的剖面图；
图10是说明现有半导体装置的上面图；
图11是说明现有半导体装置的制造方法的剖面图；
图12是说明现有半导体装置的制造方法的剖面图；
图13是说明现有半导体装置的制造方法的剖面图；
图14是说明现有半导体装置的制造方法的剖面图；
图15是说明现有半导体装置的制造方法的剖面图。
具体实施方式
参照图1至图8详细说明本发明的实施例。
本发明的肖特基势垒二极管包括：化合物半导体基板1；高浓度外延层2、外延层3；高浓度离子注入区域7；第一电极8；第二电极11；和金属层14、15。
图1是动作区域部分的剖面图。
化合物半导体基板1是非掺杂GaAs基板，在其上层积5000的高浓度外延层2(5×1018cm-3)及2500的n型外延层3(1.3×1017cm-3)。任何层均不形成台面，为平坦的基板结构。
高浓度离子注入区域7设定为自欧姆电极8之下的n型外延层23表面到达n+型外延层2。沿圆形肖特基电极11外周设置，与欧姆电极8大致重叠，与肖特基电极11邻接的部分自欧姆电极8凸出。肖特基电极11和高浓度离子注入区域7的间隔距离是1μm。也就是说，取代现有采用台面结构的情况，形成在保持平面结构的情况下在表面上设置高浓度离子注入区域7的结构，不设置台面即可实现欧姆结。
作为第一电极的欧姆电极8是与高浓度离子注入区域7接触的第一层金属层。依次蒸镀AuGe/Ni/Au，将肖特基结部分制图形成刻成圆形的形状。与邻接的肖特基电极11的间隔距离为21μm。
作为第二电极的肖特基电极11是在覆盖GaAs表面的氮化膜5设置肖特基接触孔并依次蒸镀Ti/Pt/Au的第二层金属层，制图形成直径10μm的圆形，与n型外延层3形成肖特基结。作为动作区域的n型外延层3为了要得到耐压等规定的特性，其厚度最好为2500。在将要形成肖特基电极11之前，由氮化膜覆盖，可得到高品质、高精度的肖特基结。
金属层是由形成阳极电极14及阴极电极15的第三层即Ti/Pt/Au构成的蒸镀金属层。阳极电极14与肖特基电极11接触，延伸至阳极接合区域，形成阳极接合接点14a。且通过氮化膜5与欧姆电极8或阴极电位的GaAs绝缘。
在阳极接合接点部14a之下，注入硼等设置绝缘的区域6(以下将其称作绝缘区域)。利用达到非掺杂GaAs基板的绝缘区域6可将阴极电位的GaAs和阳极电极14绝缘，故可不设聚酰亚胺及氮化膜而将引线焊接部直接固定安装在基板上。
阴极电极15与阳极电极14相对设置，与欧姆电极8接触，延伸至阴极接合区域，形成阴极接合接点15a。欧姆电极8接触的高浓度离子注入区域7及n+型外延层2变为阴极电位(电极)。阴极接合接点15a直接固定安装在n型外延层3表面上。
图2及图3表示了本发明的化合物半导体肖特基势垒二极管平面图。图2是芯片图形的概略图，图3是动作区域部分的放大图。该图是本发明第一实施例、是肖特基结为一个的情况。
在芯片大致中央设有n型外延层3上形成肖特基结的肖特基电极11。该电极为直径约10μm的圆形，是将第二层金属层Ti/Pt/Au顺次蒸镀得到的。仅中央圆形部分与GaAs直接接触，为取出该电极设有第三层蒸镀金属层形成的阳极电极14并延伸设置阳极接合接点14a。
阳极接合接点14a的下面设有注入B+离子的绝缘区域6。这样不通过绝缘膜就能把阳极接合接点14a直接固定在基板上，能减少接合时的不良、消除接合接点部的寄生电容。
用虚线表示的部分是欧姆电极8。将圆形肖特基电极11外周围起来与高浓度离子注入区域7(图中未示出)接触。欧姆电极8是把AuGe/Ni/Au顺次蒸镀的第一层金属层。与高浓度离子注入区域7大致重叠设置，为取出电极设置了第三层蒸镀金属层构成的阴极电极15并延伸设置阴极接合接点15a。为减少高频特性要素的感应成分，阴极电极的取出必须多固定接合引线，因此把占芯片一半的区域作为接合区域。
通过针脚形接合把接合引线固定在阳极及阴极接合接点14a、15a上取出电极。阳极接合接点14a部的面积为60×70μm，阴极接合接点15a部为180×70μm。在针脚形接合连接中一次接合能连接2根接合引线，所以即使接合面积小也能减少高频特性参数的感应成分，有助于提高高频特性。
如图3所示，阴极电位的GaAs与阳极电极的交叉部分仅为用斜线表示的区域，该部分面积约为100μm。与现有的1300μm相比能缩小至1/13左右，所以能用薄的氮化膜5代替层间绝缘膜聚酰亚胺。
本发明的特征在于，通过设置高浓度离子注入区域7，将肖特基电极11及欧姆电极8设在GaAs表面，来实现肖特基势垒二极管的平面结构。因为不必考虑台面形状偏差引起的对位偏差，所以肖特基电极11和欧姆电极8的间隔距离可大幅减小。阳极电极14下面的大部分区域设有绝缘区域6，阴极电位的GaAs与阳极电极14交叉部分的面积为100μm2左右，与现有的比较是其1/13的面积。因此不必通过加大聚酰亚胺厚度(间隔距离)来抑制寄生电容，能用薄的氮化膜代替聚酰亚胺层，也不必考虑聚酰亚胺的锥体部分。
具体说就是肖特基结区域和欧姆电极的间隔距离能由7μm减至2μm。且与高浓度离子注入区域7的间隔距离是1μm，这时高浓度离子注入区域7是载流子的移动路径，有与欧姆电极8大致相同的效果，所以与现有的比间隔距离能缩减至1/7。肖特基电极11及欧姆电极8的间隔距离对串联电阻起作用，所以只要能缩小间隔距离就能更加减小电阻，能大幅度提高高频特性。
这样有助于芯片小型化，芯片尺寸中现有尺寸0.27×0.31mm2的可缩小至0.25×0.25mm2。作为尺寸有配置接合接点的必要性且组装时能处理的芯片尺寸有限度，因此0.25mm见方为现状的限度，但作为动作区域能大幅缩小至1/10左右，因此如后所述配置动作区域的自由度变得非常大。
图4是本发明的第二实施例，表示设有多个形成肖特基电极的肖特基结区域的情况。
本发明的结构也可设多个肖特基电极11。例如只要如图配置肖特基电极11就变成并联，有助于减小电阻。
而且只要把肖特基接触孔19的直径变小而配置多个，与总的肖特基接触孔19的面积相同而配置一个的情况相比，肖特基接触孔19的中心与高浓度离子注入区域7的间隔距离能进一步缩减，在高浓度离子注入区域7有载流子陷阱效应。这样阴极电阻的值变小，有能进一步提高高频特性的优点。
图5至图8详细说明本发明的肖特基势垒二极管的制造方法。
肖特基势垒二极管的制造方法包括：在预定的第一电极下的一导电型外延层上形成一导电型高浓度离子注入区域的工序；形成与高浓度离子注入区域表面呈欧姆结的第一电极的工序；形成用第一电极包围外周在外延层表面形成肖特基结的第二电极的工序；形成分别与所述第一电极及第二电极接触的金属层的工序。
如图5所示，本发明的第一工序中，在预定的第一电极8下的一导电型外延层3上形成一导电型高浓度离子注入区域7。
本工序是构成本发明的特征的工序，贯通预定的形成欧姆电极8的区域之下的n型外延层3直到n+型外延层2形成高浓度离子注入区域7。
也就是说，在非掺杂GaAs基板1上堆积5000的n+型外延层2(5×1018cm-3)，在其上堆积2500的n型外延层3(1.3×1017cm-3)。然后，用氮化膜5覆盖整个面，设置抗蚀剂层，进行光刻工艺，对预定的绝缘区域6上的抗蚀剂层选择性地开窗。然后，以该抗蚀剂层为掩模，离子注入B+杂质，形成直到非掺杂GaAs基板1的绝缘区域6，实现阴极电位的GaAs和阳极接合接点部14a的绝缘。
接着，进行光刻工艺，使预定的形成高浓度离子注入区域7的区域上的抗蚀剂层选择性开窗。然后，把该抗蚀剂层作为掩膜离子注入高浓度n型杂质(Si+、1×1018cm-3左右)，贯通预定的欧姆电极8下的n型外延层3，形成到达n+型外延层2的高浓度离子注入区域7。这时离子注入是在不同条件下分多次注入等而形成，尽量使高浓度离子注入区域7的杂质浓度在深度方向上均匀。
然后，除去抗蚀剂层，再次沉积氮化膜5，进行高浓度离子注入区域7及绝缘区域6的活化退火。
这样，在预定的欧姆电极8之下形成高浓度离子注入区域7。在之后的工序中通过在高浓度离子注入区域7表面设置欧姆电极8，实现平面结构的肖特基势垒二极管。这样，可大幅度降低肖特基电极和与欧姆电极起相同作用的高浓度离子注入区域的间隔距离，形成可降低串联电阻大幅度提高高频特性的肖特基势垒二极管。
如图6所示，在本发明第二工序中，形成与高浓度离子注入区域7表面成欧姆结的第一电极8。
在整个面上形成抗蚀剂层，进行光刻工艺，使预定的形成欧姆电极8的部分选择性地开窗。除去自抗蚀剂层露出的氮化膜5，依次真空蒸镀层积第一层金属层即AuGe/Ni/Au这三层。然后，通过剥离除去抗蚀剂层，在预定的欧姆电极8部分留下第一层金属层。接着利用合金化处理，在高浓度离子注入区域7表面形成欧姆电极8。
如图7所示，在本发明的第三工序中，形成被第一电极8包围外周并在外延层3表面形成肖特基结的第二电极11。
本工序是构成本发明的特征的工序，首先，在图7(A)中，在整个面上形成抗蚀剂层PR，进行光刻工艺，使预定的肖特基电极11部分选择性地开窗。干式蚀刻露出的氮化膜5，形成n型外延层3露出的肖特基接触孔9。
然后如图7(B)所示，在整个面上顺序真空蒸镀并层积第二层金属层Ti/Pt/Au这三层。然后，通过剥离除去抗蚀剂层PR，在n型外延层3表面形成肖特基结，形成肖特基电极11。在形成肖特基结之前，GaAs表面由氮化膜覆盖，可在GaAs表面良好的状态下形成肖特基结。
在现有的制造方法中，时间及温度以及蚀刻液内的晶片的振幅、振速等的精密控制非常困难，并且，要求在规定的保鲜时间内使用蚀刻液。但是，根据本发明的制造方法，通过预先形成作为动作层最佳的2500的外延层3，就可省略用于动作层厚度控制的蚀刻工序，故可形成再现性好的肖特基结，可制作特性稳定的肖特基势垒二极管。
如图8所示，本发明的第四工序是形成分别与第一电极8及第二电极11接触的金属层14、15。
本工序也是构成本发明特征的工序，首先，在整个面上再次淀积作为层间绝缘膜的5000左右的氮化膜5。形成抗蚀剂层，进行光刻工艺使作为接触部的肖特基电极11、欧姆电极8及阳极接合接点14a、阴极接合接点15a部分选择性开窗，对氮化膜5进行蚀刻。在除去抗蚀剂后，再设置新的抗蚀剂层，进行光刻工艺使所需的阳极电极14、阴极电极15的图形选择性开窗。在整个面上依次蒸镀Ti/Pt/Au，通过剥离形成阳极电极14及阴极电极15，搭接(バツクラツプ)背面。
这里，阳极电极14及阴极电极15是用通常的剥离法形成的蒸镀金属。并且，与阳极电极14及阴极电极15的层间绝缘膜是氮化膜5，接合接点部也可直接固定安装在基板上，故可省略聚酰亚胺层。这样，可省略目前在聚酰亚胺层上为消除聚酰亚胺的缺陷而很厚地设置的配线及形成接合接点的镀金工序。可省略需要数次涂敷的聚酰亚胺层形成工序及镀金工序，可简化制造流程、高效地制造肖特基势垒二极管。
化合物半导体肖特基势垒二极管在完成前工序后，进入进行组装的后工序。晶片状的半导体芯片被切割，分离为单个的半导体芯片，将该半导体芯片固定安装在框架(未图示)上后，用接合引线将半导体芯片的接合接点14a、15a和规定的导线(未图示)连接。接合引线使用金细线，利用公知的针脚型接合连接。然后，进行传递模模装，进行树脂封装。
根据本发明的结构，可得到如下所示的效果。
第一，通过在GaAs表面设置高浓度离子注入区域7，在GaAs表面设置设置肖特基电极11及欧姆电极8，可实现肖特基势垒二极管的平面结构。能抑制由台面形状偏差产生的欧姆电极形状偏差及特性的劣化，因不必考虑对位误差，所以肖特基电极11及欧姆电极8的间隔距离能大幅度缩减。由于肖特基电极11及欧姆电极8的间隔距离对串联电阻起作用，所以间隔距离越缩小电阻就越能降低。
第二，阴极电位的GaAs与阳极电极14交叉部分的面积为100μm2左右，寄生电容大幅降低。阳极电极14下的大部分区域设有绝缘区域6，这样发生寄生电容的交叉部面积与现有的相比仅肖特基结部分就能减小至1/13。且阳极接合接点14a也能直接固定在GaAs上，该部分不产生寄生电容，能大幅减小总的寄生电容。目前为抑制寄生电容采用介电常数低的聚酰亚胺设置了厚的层间绝缘膜，但可用薄的氮化膜代替。氮化膜比聚酰亚胺介电常数高，但根据本发明的结构即使使用5000左右的氮化膜与现有相比也能减小寄生电容。
第三，由于不用厚聚酰亚胺，所以不必考虑作为动作区域的聚酰亚胺开口部的锥状部分的距离和锥状部角度的偏差。
根据上述，肖特基电极和欧姆电极的间隔距离只单纯考虑耐压和掩膜对准精度便可。具体说就是肖特基结区域和欧姆电极的间隔距离可从7μm减小到2μm。而与高浓度离子注入区域7的间隔距离为1μm，这时高浓度离子注入区域7是载流子的移动路径，大致与欧姆电极8有相同效果，所以与现有的相比间隔距离可减小至1/7。因而通过大幅降低电阻、大幅降低寄生电容及降低寄生电容的偏差能大幅度提高高频特性。
第四，可实现芯片小型化，芯片尺寸中现有尺寸0.27×0.31mm2的可缩小至0.25×0.25mm2。作为尺寸从配置接合接点的必要性及组装时能处理的芯片尺寸而言是有限度的，因此0.25mm见方为现状的限度，但作为动作区域能大幅缩小至1/10左右，因此配置动作区域的自由度变得非常大。
第五，通过设置多个形成肖特基电极的肖特基结部能进一步降低电阻。将肖特基结部的接触直径变小而设置多个，与总肖特基接触面积相同而设置一个肖特基电极的情况相比进一步减小电阻，在高浓度离子注入区域能有效地产生载流子的陷阱，所以有进一步提高高频特性的优点。
第六，由于不用聚酰亚胺层和镀金所以既能降低材料费又能缩小芯片，实现降低成本。
根据本发明的制造方法可得到以下的效果。
第一，由于能形成稳定的肖特基结，所以能抑制作为高频电路非常重要课题的特性偏差。直到肖特基结形成之前n型外延层都被氮化膜覆盖，只要蚀刻氮化膜蒸镀Ti/Pt/Au，就能在完全无污染的结晶面上形成结。n型外延层作为动作层形成为最合适的2500，不再需要目前复杂的GaAs蚀刻控制。即能制造提高合格品率、再现性好、有稳定特性的肖特基势垒二极管。
第二，上述肖特基势垒二极管的制造能实现高效率、制造工序的更简略化。具体说就是可省略台面蚀刻工序、肖特基结形成前的n型外延层蚀刻工序、聚酰亚胺层形成工序、镀Au工序等。聚酰亚胺层为制成6～7μm厚要反复涂镀数次而形成。而数次涂镀聚酰亚胺层既费时又使制造流程变复杂。若不需要聚酰亚胺则Au镀层的电极也不需要。目前为防止由焊料安装时的热和引线接合时的应力造成的电极断裂和变形必须确保电极的强度，通过厚Au镀层形成阳极电极及阴极电极。但若不需要聚酰亚胺层的话则不必要考虑其影响。即不需要镀金电极，仅用Ti/Pt/Au的蒸镀金属就能形成阳极电极及阴极电极，可靠性也提高了。目前引起合格率低下的上述要因消失，所以合格率也提高了。
即优点为既能提供大幅度降低寄生电容，能更加减小电阻大幅提高高频特性的肖特基势垒二极管，又能提供谋求制造工序简略化和效率化的制造方法。

Claims (9)

1.一种肖特基势垒二极管，其特征在于，包括：化合物半导体基板；设在该基板上的平坦的一导电型外延层；穿透所述外延层而设置的一导电型高浓度离子注入区域；第一电极，其在所述高浓度离子注入区域形成欧姆结；第二电极，其与所述外延层形成肖特基结；金属层，取出所述第一及第二电极。
2.一种肖特基势垒二极管，其特征在于，包括：化合物半导体基板；设在该基板上的平坦的一导电型高浓度外延层和一导电型外延层；穿透所述外延层直到所述高浓度外延层而设置的一导电型高浓度离子注入区域；在所述高浓度离子注入区域表面成欧姆结的第一电极；被所述第一电极围住外周、与所述外延层形成肖特基结的第二电极；取出所述第一及第二电极的金属层。
3.如权利要求1或2所述的肖特基势垒二极管，其特征在于，所述化合物半导体基板是非掺杂的GaAs基板。
4.如权利要求1或2所述的肖特基势垒二极管，其特征在于，所述第二电极与所述高浓度离子注入区域的间隔距离是5μm以下。
5.如权利要求1或2所述的肖特基势垒二极管，其特征在于，设置多个所述第二电极形成的肖特基结区域。
6.如权利要求1或2所述的肖特基势垒二极管，其特征在于，所述高浓度离子注入区域从所述第一电极凸出设置。
7.一种肖特基势垒二极管的制造方法，其特征在于，包括：在预定的第一电极下的一导电型外延层形成一导电型的高浓度离子注入区域的工序；形成在所述高浓度离子注入区域表面成欧姆结的第一电极的工序；形成与所述外延层表面形成肖特基结的第二电极的工序；形成分别与所述第一电极及第二电极接触的金属层的工序。
8.一种肖特基势垒二极管的制造方法，其特征在于，包括：在非掺杂化合物半导体基板上层积一导电型高浓度外延层和一导电型外延层，形成从预定的第一电极下的所述外延层表面到达所述高浓度外延层的一导电型高浓度离子注入区域的工序；形成在所述高浓度离子注入区域表面成欧姆结的第一电极的工序；形成被所述第一电极围住外周并与所述外延层表面形成肖特基结的第二电极的工序；形成分别与所述第一及第二电极接触的金属层的工序。
9.如权利要求7或8所述的肖特基势垒二极管的制造方法，其特征在于，所述第二电极是依次蒸镀Ti/Pt/Au的多层金属层而形成的。
CNB021272336A 2001-07-27 2002-07-29 肖特基势垒二极管及其制造方法 Expired - Fee Related CN1314132C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001228049A JP2003046093A (ja) 2001-07-27 2001-07-27 ショットキーバリアダイオードおよびその製造方法
JP228049/2001 2001-07-27
JP228049/01 2001-07-27

Publications (2)

Publication Number Publication Date
CN1400672A true CN1400672A (zh) 2003-03-05
CN1314132C CN1314132C (zh) 2007-05-02

Family

ID=19060613

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021272336A Expired - Fee Related CN1314132C (zh) 2001-07-27 2002-07-29 肖特基势垒二极管及其制造方法

Country Status (4)

Country Link
JP (1) JP2003046093A (zh)
KR (1) KR100616049B1 (zh)
CN (1) CN1314132C (zh)
TW (1) TW552701B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425629A (zh) * 2013-09-03 2015-03-18 宋爱民 平面型肖特基二极管及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260431A (en) * 1979-12-21 1981-04-07 Harris Corporation Method of making Schottky barrier diode by ion implantation and impurity diffusion
JPH07211924A (ja) * 1994-01-17 1995-08-11 Nippondenso Co Ltd ショットキーダイオード及びその製造方法
JP3319514B2 (ja) * 1999-09-17 2002-09-03 日本電気株式会社 Ｉｉｉ−ｖ族化合物半導体結晶積層体の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425629A (zh) * 2013-09-03 2015-03-18 宋爱民 平面型肖特基二极管及其制作方法
CN104425629B (zh) * 2013-09-03 2017-05-24 济南嘉源电子有限公司 平面型肖特基二极管及其制作方法

Also Published As

Publication number Publication date
CN1314132C (zh) 2007-05-02
KR20030010554A (ko) 2003-02-05
KR100616049B1 (ko) 2006-08-28
TW552701B (en) 2003-09-11
JP2003046093A (ja) 2003-02-14

Similar Documents

Publication Publication Date Title
US5915179A (en) Semiconductor device and method of manufacturing the same
US6777277B2 (en) Manufacturing method of Schottky barrier diode
US10319595B2 (en) Reverse conducting IGBT device and manufacturing method therefor
US20030025175A1 (en) Schottky barrier diode
CN1618133A (zh) 化合物半导体发光元件及其制造方法
CN111223920B (zh) 半导体装置
US20050179106A1 (en) Schottky barrier diode
CN1161842C (zh) 带有微波双极晶体管的半导体器件
CN1279626C (zh) 肖特基势垒二极管及其制造方法
CN1314131C (zh) 肖特基势垒二极管及其制造方法
CN1279625C (zh) 肖特基势垒二极管及其制造方法
CN1417867A (zh) 集成型肖特基势垒二极管及其制造方法
JP2005079462A (ja) 半導体装置およびその製造方法
CN1314132C (zh) 肖特基势垒二极管及其制造方法
US4223327A (en) Nickel-palladium Schottky junction in a cavity
CN104051518A (zh) 形成hemt半导体装置及其结构的方法
JP2003124222A (ja) 半導体装置
CN1497740A (zh) 半导体装置
CN1407633A (zh) 肖特基势垒二极管及其制造方法
CN1272836C (zh) 肖特基势垒二极管的制造方法
JP2007115920A (ja) ダイオード内蔵パワースイッチングデバイスとその製造方法
US6682968B2 (en) Manufacturing method of Schottky barrier diode
CN1121069C (zh) 一种静电感应器件及其制造方法
EP1280210A2 (en) Schottky barrier diode and manufacturing method of schottky barrier diode
JP2007266549A (ja) Ｉｇｂｔ及びｉｇｂｔの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070502

Termination date: 20090831