TW550788B - Semiconductor circuit - Google Patents

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Description

550788 五、發明說明（1) (發明所屬技術領域） 本發明關於半導體裝置及使用其之半導體電路，例如 可適用場電晶體與雙極性電晶體組合之構成或電路者。 (習知技術）
圖2 1係作為顯示驅動器使用之反相器之構成電路圖之 例。PM0S電晶體Ql、Q3被交叉耦合。電晶體Ql、Q3之汲極 分別介由NM0S電晶體Q2、Q4連接接地GND。電晶體Ql、Q3 之源極及背閘極被供給電位Vdd ( > 0 )。於電晶體Q2、Q4 之閘極分別被供給輸入信號S丨及藉由反相器丨NV使輸入信 號SI之邏輯反轉的信號。 因此，於相互串接之電晶體Q3、Q4之汲極，與輸入信 號SI之為邏輯"H"或"L"對應地分別被供給大略電位〇、
Vdd。亦即電晶體qi〜Q4構成反相器，且電晶體qi、q3被 交叉耦合，故電晶體Q3、Q4之汲極電位相對於混入輸入信 號SI之雜訊而言乃為穩定。
上述構成中，電位Vdd設為100V以上時，使用具數v遷 移值之輸入信號SI，可實現以ιοον以上之遷移值輸出之反 相器。但是，電位Vdd欲設為如此高電位時，需提升電晶 體Ql、Q3之閘極耐壓。因該必要性，電晶體Q1、q3 一般採 用稱為場電晶體，亦即將閘極氧化膜加厚，以場絕緣膜作 為閘極氧化膜之構成。 圖22係電晶體qi、Q3分別能採用之場電晶體2〇〇之構 成之剖面圖。於P-型基板1上形成N-型半導體層2，於兩者
2108-5017-PF(N);ahddub.ptd 第5頁 550788 五、發明說明（2) 間選擇性存在N +型半導體層3。在N +型半導體層3之上方 (機板1之相反側），於N-型半導體層2之主表9面亦選擇性 形成場絕緣膜8、P型半導體層51、52、N型半導體層4。半 導體層51、52係介由場絕緣膜8互呈對向，電極9介曰由場絕 緣膜8與半導體層51、52夾持之N-型半導體層2之主 呈對向。 4 W & + 於P型半導體層51、52 ,Ν型半導體層4上面分別形成P +型半導體層13、7，Ν+型半導體層6。於Ρ+型半導體層13 上分別形成電極14，及連接半導體層7之電極1〇。電^1〇 亦連接Ν+型半導體層6，與場電晶體2〇〇之 型半導體層2呈導通狀態。 Τ 以較Ν型半導體層2低之電位施加於電極g，則可使盥 η;對向之n:型半導體層2之主表面之導電型反轉工 52 ，以較半導體層51高之電位施加於半導體層 由丰^ H33所示’可使電洞經由半導體層2之主表面 PMOS f* a I移向半導體層51。亦即，場電晶體200作為 電晶體之功能。 v 面之門的π總从⑽而且，存於電極9與半導體層2之主表 由之間的場絕緣膜8之厘疮 ^ 俨，故閙朽#两1 厚度’可達一般閘極絕緣膜之數十 常’筑閘極耐壓可設兔洳 又句與源極/汲極間耐壓約略相同。 (發明欲解決之問題） 但是，場電晶體因接 故，ON電阻與元件面殊用场絕緣膜作為閘極絕緣膜之 此，欲實現大電流輸出之積所代表之有效0N電阻極差。因
之顯示驅動器時乃需要一般之關〇S
550788 五、發明說明（3) 電晶體Q5、Q6。 電晶體Q5之汲極被供給電位Vdd，電晶體Q6之源極及 背閘極連接接地GND。電晶體Q5之閘極共通連接於電晶體 Q3、Q4之沒極’電晶體Q6之閘極被供給輸入信號$I。電晶 體Q5之源極及背閘極與電晶體q6之汲極係共通連接被供給 輸出S0。但是，電晶體Q5之閘極耐壓無法如場電晶體般設 计成較兩，故需保護二極體D。該技術揭示於例如"6 〇 y Field NMOS and PMOS transistors for the multi-voltage system integrati onf, (proceedings of 2001 International Symposium on Power
Semiconductor Devices & ICs，pp259-262)。 本發明係有鏗於上述問題，目的在於提供一種高耐 壓，且可輸出大電流之半導體電路，及該半導體電路 用之半導體裝置。 (解決問 本發 具有源極 極、閘極 型第1M0S 晶體；及 體。較供 述第2M0S 被供至上 題之手段） 明申請專利範圍第1項之半導體電路，係包括： 、沒極、閘極的P型第1場電晶體；具有源極、沒 的P型第2場電晶體；具有源極、汲極、閘極的N 電晶體；具有源極、沒極、閘極_型第2刪電 具有集極、基極、射極的NPN型第1雙極性電晶 至上述第1M0S電晶體之上述源極的電位及供至上 =體之上述源極的電位之任一為高之電^；，係 逃第1場電晶體之上述源極、上述第2場電晶體之 第7頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（4) 上述源極及上述第1雙極性電晶體之上述集極；上述第1場 電晶體之上述汲極及上述第1 M0S電晶體之上述汲極，係連 接於上述第2場電晶體之上述閘極；上述第2場電晶體之上 述汲極，係連接於上述第1場電晶體之上述閘極及上述第工 雙極性電晶體之上述基極；於上述第2M〇s電晶體之上述汲 極與上述第1雙極性電晶體之上述射極共通連接之連接點 被取出輸出信號；於上述第1M0S電晶體之上述閘極，與上 述第2M0S電晶體之上述閘極分別被輸入互補信號。 、申睛專利範圍第2項之發明，係於申請專利範圍第1項 之半導體電路中，上述第2場電晶體與上述第丨雙極性電晶 體，係構成絕緣閘型雙極性電晶體。 、申請專利範圍第3項之發明，係於申請專利範圍第2項 之半導體電路中，上述絕緣閘型雙極性電晶體，係包括： 具主表面，第1導電型的第1半導體層；選擇性配置於上述 主表面的第1場絕緣膜；任一均為和上述第丨導電型相反之 第2導電型’選擇性配置於上述主表面，介由上述第1場絕 緣膜互成對向的第2半導體層及第3半導體層；關於上述第 3半導體層係在上述第2半導體層之相反側選擇性配置於上 述主表面的上述第丨導電型之第4半導體層；上述第2半導 體層之在與上述第1半導體層之相反側選擇性配置的上述 第1導電型之第5半導體層；在上述主表面之相反侧，與上 述第、2至第4半導體層之任一均呈對向的上述第1導電型之 第6半導體層；在上述第6半導體層之相反侧，配置於上述 第2半導體層的第2場絕緣膜；在上述第6半導體層之相反
2108-5017-PF(N);ahddub.ptd 第8頁 550788 五、發明說明（5) 側，配置於上述第2半導體層上， 夾持上述第2場锅鏠臌炎#之第5 +導體層共同 2邑緣膜，為第2導電型且雜質濃度較上述第 2+導體層尚的第7半導體《第 第3丰導舻& 你工逆弟/牛導體層與上述 ί缘膜ΛΛ:述第1半導體層，“上述第1場 ，邑3呈對向的第！電極；及電連接於 上述第4半導體層之兩方的第2電極。 牛導體層與 2項之申Λ專Λ範Λ第4項之發日月，係於申請專利範圍第1或 2項之+導體電路中，另具有連接於 之上述基極與上述射極之間的第i電阻。 電曰曰體 $請專利範圍第5項之發明，係於申 :半導趙電路中，另包括接觸於上述 ：：：3項 第7半導體層的第3電極。 干等骽層與上述 之车m利範圍第6項之發明，係於申請專利範圍第5項 之+導體電路中，另包括接觸於上述第5半導體層 f，上述第3電極，係在較上述第4電極更遠離上述第了半 導體層之位置接觸於上述第5半導體層。 申請專利範圍第7項之發明，係於申請專利範圍第1 2項之半導體電路中，另包括··具源極、汲極及閘極的㈣ 第3M0S電晶體。與供至上述第2M〇s電晶體之上述閘極之作 號為相同邏輯的信號，係被至上述第3M〇s電晶體之上述^ 極，上述第3M0S電晶體之上述源極，係連接於上述第2J{〇s 電晶體之上述源極；上述第3M0S電晶體之上述汲極，係與 上述第1場電晶體之上述閘極、上述第2場電晶體之上述汲 極，及上述第1雙極性電晶體之上述基極共通連接。 ϋ 2108-5017-PF(N);ahddub.ptd 第9頁 550788 五、發明說明（6) 2項之中///1 範Λ第8項之發明’係於申請專利範圍第1或 第3尸雷曰# 、，另包括.具源極、汲極及閘極的^^型 i 阳 上述第3場電晶體之上述閘極，係連接於上 ，第1M0S電晶體之上述沒極及上述第i場電晶體之上述 >及 極，上述第3場電晶體之上述源極，係共通連接於上述 2M0S電晶體之上述源極；上述第3場電晶體之上述汲極第 ΪΪΐ逑第1場電晶體之上述閉極、上㈣2場電晶體之上 述汲，，及上述第丨雙極性電晶體之上述基極共通連接。 申凊專利範圍第9項之半導體電路，係包括：具有源 極、放極、閘極的Ρ型第i場電晶體；具有源極 極的P型第2場電晶體；具有源極、汲極、閉極_型第 =〇S電晶體，·具有源極”及極、閘極㈣型第讓電晶 ί右ίΪ集？、基極、射極的卿型第1雙極性電晶體；及 jUt射極的ΡΝΡ型第2雙極性電晶體。較供至 曰iim 上述源極的電位及供至上述第2觀電 i曰ΓΛ Λ 位之任一為高之電位，係被供至上述 ί極Λ =上述源極、及上述第2雙極性電晶體之上述 ::雷ΐϊ 電晶體之上述源極’係連接於上述第2雙 Ϊ ?: ΐ Λ上述射極或上述第2雙極性電晶體之上述基 上比及極L你％查電/曰體之上述没極及上述第1M〇s電晶體之 ϋ雷曰述第2場電晶體之上述閉極，·上述 场電日日體之上述汲極，係連接於上述第】場電晶體之上 述閘極、上述第！雙極性電晶體之上述 極性電晶體之上述集極；上述第】雙極性電晶體土 集雙 第10頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（7) $ ’與上述第2雙極性電晶體之上述基極係互為共通連 接0 項之範圍第10項之發明’係於申請專利範圍第9 j +導體電路中’上述第2場電晶體之上述源極，係連 IS二=極性電晶體之上述射極；另具有：連接於 2严雙極性電晶體之上述基極，與上 體之上述射極之間的第丨電阻。 艾{汪电曰曰 之半圍第11項之發明’係申請專利範圍第9項 導體電路中’另具有第3場電晶體，該第3場電晶體， :、具有連接於上述第2雙極性電晶體之上電體 =的第i及第2電流電極，及連接於上述第心二 之上述閘極的閘極。 野电日日锻 項之Γΐϋ範圍項之發明，係^中請專㈣圍第12 +導體電路中’上述第3場電晶體，係另具有：連接 於上述第1雙極性電晶體之上述集極的背閘極。 項之Hi;範圍第13項之發明，係於申請專利範圍第12 =之+導體電路中’上述第2場電晶體之上述源極，係連 接於上述第2雙極性電晶體之上述射極。 ” 項之Πίϊϊ圍第14項之發明’係於申請專利範圍第12 導體電路中，上述第2場電晶體之上述源極，係連 接於上述第2雙極性電晶體之上述基極。 ，、 至"Hf利範圍第15項之發明，係於申請專利範圍第9 一項之半導體電路中’上述第2場電晶體，另 /、有連接於上述第2雙極性電晶體之上述基極的背閘極。
2108-5017-PF(N);ahddub.ptd 第11頁 550788 五、發明說明（8) 申γ利範圍第16項之發明’係於申請專利範圍第9 :12項中任一項之半導體電路中，另具有連接於上述第^ 雙極性電晶體之上述基極與上述射極的第2電阻。 ㈣範圍第17項之發明’係於中請專利範 :電?； Ϊ體電Τ’上述第2場電晶體，上述第1雙極 •B曰體及上述第2雙極性電晶體之集成體係包括有： ^表面，第1導電型的第！半導體層；選擇性配置於 H的第1場絕緣膜’·任一均為和上述第1導電型相反之 緣膜互二、選擇配置於上述主表面’介由上述第1場絕 3Λ/Λ 半導艎層及第3半導體㊆；關於上述第 層糸在上述第2半導體層之相反側選擇性配置於上 述主表面的上述第丨導電型之第4半導體層；上述第2半導 ，層之在與上述第i半導體層之相反側選擇性配置的上 =電型之第5半導體層；在上述主表面之相反側，與上 ί6车i Γ/導體層之任一均呈對向的上述第1導電型之 半導體層；在上述第2半導體層與上述第3半導體 上述第1半導體層，介由上述第1場絕緣膜呈對向的 車道抽在上述第6半導體層之相反側，配置於上述第2 4·導體層的第2場絕緣膜；在上述第6半導體層之 上，第2半導體層上，與上述第5半導體層共同失持 述第絕緣膜，為第2導電型且雜質濃度較上述第2 導體層高的第7半導體層；在上述第6半導體層之相反側， H於丰上導述上3 ί導體層^，為第2導電型且雜質濃度較上 逑第3丰導體層馬的第8半導體層；在上述第6半導體層之 麵 第12頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（9) IS上ΐί於/述第4半導體層上，為第1導電型且雜質 述is半導上半導體層高的第9半導體層；及用於分離上 體層與上述第9半導體層的第3場絕緣膜。 項之第18項之發明，係於申請專利範圍第13 項之+導體電路中，上述第2場電晶體，上 =體ίΐΓ有雙極性㈣，及上述第2雙極性電晶體：集 f 述主表面的一對之第1場絕緣膜；任一均為 ΐί述ί1/電型相反之第2導電型，選擇性配置於上述主 1上述一對之第1場絕緣膜之兩方互成對向的第£ 半導體層及第3半導體層；關於上述第3半導體Λ在上2 =2半導體層之相反侧選擇性配置於上述主表面的上述第】 f電型之第4半導體層；上述第2半導體層之在與上述第丨 半導體層之相反側選擇性配置的上述第〗
體層；在上述主表面之相反侧，與上述W 第K 一道均上對向的上述第1導電型之第6半導體層；在上i 第6半導體層之相反侧’配置於上述第2半導體層的第”暴 絕緣膜，在上述第6半導體層之相反側，配置於上述第2 :體：ϋ述第5半導體層共同夾持上述第2場絕緣 膜’為第2導電型且雜質濃度較上述第2半導體層高的第7 半導體層；為第2導電型，選擇性配置於上述主表面上， 介由上述一對之第1場絕緣膜之一方與上述第2半導體層互 呈對向，介由上述一對之第丨場絕緣膜之另一方與上述第3 半導體層互呈對向的第8半導體層；彳由上述一對之第"昜 2108-5017-PF(N);ahddub.ptd 第13頁 550788 五、發明說明（ίο) 第ΓΛ上述第2半導體層及上述第8半導體層 二半另一方，而與上述第3半導體層及上述 =第7半導體層的第2電極，·及電連接於上：第3電連接於 層及上述第4半導趙層之兩方的W電極。 導體 申請專利範圍第19項之半導體電路，係包括：具有源 J、汲極、閘極的Ρ型第！場電晶體；具有源極 極的Ρ型第2場電晶體•且右浪极 k ^ 閘 1MOS雷曰科·目士 具有 極、閘極_型第 日日，具有源極、汲極、閘極的N型第2MOS電晶 =及具有集極、基極、射極的PNp型第β極性電晶體； 較供至上述第1MOS電晶體之上述源極的電位 2咖電晶體之上述源極的電位之任一為高之電：至 至上述第1场電晶體之上述源極、上述第2場電晶‘ =、及上述第！雙極性電晶體之上述射極；上述第 曰曰體之上述汲極及上述第1M〇s電晶體之上述汲極，係 於上述第2場電晶體之上述閘極；上述第2場電晶體之上述 汲極係連接於上述第1場電晶體之上述閘極及上述第丨雙 極性電晶體之上述集極；上述第2場電晶體之上述源極， 係連接於上述第1雙極性電晶體之上述基極。 申請專利範圍第20項之發明，係於申請專利範圍第j 9 項之半導體電路中，上述第2場電晶體，係另具有連接於 上述第1雙極性電晶體之上述基極的背閘極；另具有p型第 3場電晶體，該P型第3場電晶體具有：連接於上述第丨雙極 第14頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（11) 極的源極，及連接於上述第1雙極性電 日曰體之上述集極的汲極，及連接於上 之上述基極的背閘極β Μ雙極度電0曰體 項之第21項之發明，係於申請專利範圍㈣ =半：體電路中，上述第！雙極性電晶體 日日體、及上述第3場電晶體之集成體 的面第二第'電二的/ 1半導體層；選擇性配置於上述主表* 第2導電型二摆二番任一均為和上述第1導電型相反之 r膜m 置於上述主表面，介由上述第1場絕 緣膜互成對向的第2半導體層及第3半導 3半導體層係在上述第2丰莲科“广等體層，關於上述第 述主表面的上述第tr電型之第4=:選：性配置於上 電型，選擇性配置於上述主表第面4:導為上述第2導 =上：第2半導體層呈對向的第5半導趙匕=場述絕主緣表 反侧，與上述第2至第4半導體層之任一均向的 上述第1導電型之第6半導體層； 述第3半導體層所夾持之上 二：2+人導體層與上 琢名緣膜呈對向的第丨電極；在上述第2半 5半導體層所夾持之上述第" ίϊί3丰導Λ:上述第1電極的第2電極；及電 上达導體層與上述第4半導體層之兩方 申請專利範圍第22項之發明，係於申請 :之半導體電路中，上述第2場電晶體、申上:專第 體、及上述第2雙極性電晶體之集成體係包括| :具主表 麵 第15頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（12) 面’第1導電型的第1半導體層；選擇性且依序配置於上述 主表面的第1至第3場絕緣膜；任一均為和上述第〗導電型 相反之第2導電型，選擇性配置於上述主表面，介由上述 第Ϊ場絕緣膜互成對向的第2半導體層及第3半導體層；關 於上述第3半導體層係在上述第2半導體層之相反側選擇性 配置於上述主表面的上述第i導電型之第4半導體層；均為 上述第2導電型，選擇性配置於上述主表面上，介由上述 第3場絕緣膜互呈對向的第5半導體層及第6半導體芦； :士述第6半導體層係在上述第5半導體層之相反侧、擇性 、置於上述主表面的上述第丨導電型之第7半導體層丨在上 表面之相反側，與上述第2至第7半導體層之任丄 :向的上述第i導電型之第8半導體層；彳由 : 緣膜，與上述第2半導體層及上述第3束道 沭篦1主道胁a 〇 述第3半導體層所夾持之上 这第1丰導體層呈對向的第丨電極；介 膜，與上述第5半導體声及上梳楚，坐：亡攻第3场絕緣 第1半導體声呈對6 :击拉述第6 +導體層所夾持之上述 極；及Λ電/Λ 接於上述第2半導體層的第2電 層、半導體層'上述第4半導體 申ΪΐΛ 層述第7半導體層的第3電極。 項之半導體電:，第23項5發明，係於巾請專利範圍第22 體、ίίΑΛ’上述第2場電㈣、上述第3場電晶 成體俜另包^ 電晶體，及上述第2雙極性電晶體之隼 成體係另包括有：上述第1至上述第8丰莫种思：：票 至上述第3場絕緣膜；上述第J上第=導體層，上述第1 場絕緣膜與第2場η 上这第3電極；於上述第1 每絕緣膜之間，在上述第8半導體層之相反 第16頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（13) 側，配置於上述第2半導體層上的第4場絕緣膜；及於上 第4場絕緣膜與上述第2場絕緣膜之間，配置於上述第2地 導體層上的第1導電型之第9半導體層。 申請專利範圍第24項之半導體裝置，係包括··具主 面，第1導電型的第1半導體層；選擇性配置於上述主 的第1場絕緣膜；任一均為和上述第〗導電型 電型，選擇性配置於上述主表面，介由上述第^絕^ 互成對向的第2半導體層及第3半導體層；關於上述第3半 導體層係在上述第2半導體層之相反側選擇性配置於上 主表面的上述第1導電型之第4半導體層；Ji述第2半 層2 主與道上抽述第1半導體層之相反侧配置的上述第1導電型 之第5半導體層；在上述主表面之相反侧，與上述第 4半導體層之任一均呈對向的上述扪導電型之第 層；在上述第2半導體層與上述第3半導體層所失持之上述 第1半導體層’介由上述幻場絕緣膜呈對向的第工電極； ίϋ接於上述第3半導體層與上述第4半導體層之兩方的 第Ζ電極。 項之nium;發明，係於申請專利範圍第24 = 在上述第6半導體層之相反 6 ν導體/之相半導ϊ層的第2場絕緣膜；及在上述第 u ”層 於上述第2半導體層上，*上述 第5半導體層共同夾持上述第2場絕緣膜，為 電型且 雜質濃度較上述第2半導體層高的第7半導體層。 申請專利範圍第26項之發明’係於申請“範圍第25 2108-5017-PF(N);ahddub.ptd $ 17頁 550788 五、發明說明（14) 匕半主導道體/置中，另包括接觸於上述第5半導體層與上 《第7 +導體層之任一的第3電極。 項之Πίϊ範圍第27項之發明，係於申請專利範圍㈣ tti 置中’上㈣3電極，對於上㈣7半導體層 ’、 达離上述第2場絕緣膜之位置與之接觸。 項之Hi:範圍第28項之發明’係於申請專利範圍㈣ 電極！^裝置中，另包括接觸於上述第5半導體層的第4 半導Μ述第3電極’係在較上述第4電極更遠離上述第7 +導體層之位置接觸於上述第5半導體層。 面，m範圍第29項之半導鱧裝置’係包括：具主表 的第'的第1半導體層；選擇性配置於上述主表面 互成對A置於上述表面，介由上述第1場絕緣膜 導體声+導體層及第3半導體層；關於上述第3半 主表:的I*述第2半導體層之相反側選擇性配置於上述 層;Si第第;之第4半導體層；上述第2半導： 第2至第4半導體層之任 /主表面之相反側，與上述 半導體層；在上述第2半二Λ向的上述第1導電型之第6 之上述第!半導體/ί!體層與上述第3半導體層所夾持 11 艚禺沾势9 3 π ▲ 日〜々日久侧，配置於上述第2半導 於：述第2;導Ξί丄在= 導體層之相反側，配置 曰上與上述第5半導體層共同夾持上述 第18頁 2108.5017-PF(N)；ahddub.ptd 550788 五、發明說明（15) 第2場絕緣膜，為第2導 層高的第7半導體芦導Λ 雜質濃度較上述第2半導體 於上述第3半導體；上U第6半導體層之相反側’配置 3半導體層高的第/半導’/屏第2導電型且雜質濃度較上述第 侧，配置於上在導體層之相反 較上述第4半導體層層上’為第1電型且雜質濃度 R主道胁的第9 +導體層，及用於分離上述第 8 +導體層與上述第9半導體層的第3場絕緣膜。4第 而楚Γ道專利範圍第30項之半導體裝置，係包括：具主表 二第:導電型的第i半導體層；選擇性配置於上述主表= 發第％絕緣膜，任—均為和上述第 電型，選擇性配置於上述主表面，介由上述 :緣膜之兩方互成對向的第2半導體 ： =第3半導體層係在上述第2半導體層之相反側：： Ϊ2丰導上Λ主表，的上述第1導電型之第4半導體層；上述 導體層之在與上述第！半導體層之相反側配置的上述 第1導電型之第5半導體層；在上述主表面之相反側，愈上 述第2至第4半導體層之任一均呈對向的上述第i導電型之 第6半導體層；在上述第6半導體層之相反側，配置於上述 第2半導體層的第2場絕緣膜；在上述第6半導體層之相反 侧，配置於上述第2半導體層上，與上述第5半導體層共同 夾持上述第2場絕緣膜，為第2導電型且雜質濃度較 2半導體層高的第7半導體層第2導電型，晨選又擇較上这置第 於上述主表面上，介由上述一對之第〗場絕緣膜之一方盥 上述第2半導體層互呈對向，介由上述一對之第丨場絕緣膜 麵 2108-5017-PF(N);ahddub.ptd 第19頁 550788 五、發明說明（16) 之另一方與上述第3半導體層 由上述一對之第^ 0呈對向的第8半導體層；介 及上述第8半導體層所，拄一方，而與上述第2半導體層 1電極介= 導體㈣ ΓΛ 述第8半導體層所夾持之上述第1丰導體 :呈對向，電連接於上述第7半導體層的第極及電連 極於上述第3半導體層及上述第4半導體層之兩方的第3電 =ί Γ，場選絕擇緣二任一均為和上述第1導電::反表： 弟Ζ導電型，選擇性配置於上述主 緣膜互成對向的第2半導體層及第3半導體 述第上：： 3过半主導表體面層係在上述第2半導體層之相反侧▲擇性配置於 1 ΐΐ ΐΙΐίΓ:電型之第4半導體層；為上述第2導 選擇陡配置於上述主表面上，介由上述第2 、與上述第2半導體層呈對向的第5半導體層；在上述主 面之相反側，與上述第2至第4半導體層之任一均呈 ^ 上述第1導電型之第6半導體層；在上述第2丰 /向的 述第3半導體層所爽持之上述第!半導體層，彳由上曰述與々 '絕緣膜呈對向的第i電極；在上述第2半導 5半導體層所夾持之上述第】半導體層，介由上述第^第 緣膜呈對向，連接於上述第！電極的第2電極；及電桩邑 上述第3半導體層與上述第4半導體層之兩方的第3電極。； 麵 2108-5017-PF(N);ahddub.ptd 第20頁 550788 五、發明說明（17) 申請專利範圍第32項之半導體 面，第1導電型的第1主道础应 置係匕括·具主表 述主表面的第心”體層；選擇性、且依序配置於上 型相反之;=3，\絕擇= 述第1埸貓給胳選擇性配置於上述主表面，介由上 關於上述第3丰導2向的第2半導體層及第3半導體層，· 性配置於上if φ矣"係在上述第2半導體層之相反側選擇 ::3場絕緣膜互呈對向的第5半導體層主及表第:ί導i : t 性ϋ，6半導體層係在上述第5半導鱧層之相反側選擇 '述主表面的上述第1導電型之第7半導體層，·在 二表面之相反側，與上述第2至第7半導體層之任一均 的上述以導電型之第8半導體層，·介由上述们場 絕緣膜，、與上述第2半導體層及上述第3半導體層所夾持之 上述第1半導體層呈對向的第丨電極；介由上述第3場絕緣 膜，、與上述第5半導體層及上述第6半導體層所夾持之上述 第1半導體層呈對向，電連接於上述第2半導體層的第2電 極’及共通電連接於上述第3半導體層、上述第4半導體 層、上述第6半導體層、及上述第7半導體層的第3電極。 申請專利範圍第3 3項之發明，係於申請專利範圍第3 2 項之半導體裝置中，另包括：於上述第1場絕緣膜與第2場 絕緣膜之間’在上述第8半導體層之相反側，配置於上述 第2半導體層上的第4場絕緣膜；及於上述第4場絕緣膜與 上述第2場絕緣膜之間，配置於上述第2半導體層上的第1 m 2108-5017-PF(N);ahddub.ptd 第21頁 550788 五、發明說明（18) 導電型之第9半導體層。 (發明之實施形態） 第1實施形態 圖1係本發明第1實施形態之半導體電路之構成之電路 圖，該半導體電路，例如可用於顯示驅動器。輸入信號SI 係採用2值邏輯"H"，" L"之遷移值為約數V之信號，例如採 用TTL位準之信號。輸出S0係採用2值邏輯"H"，" L"之遷移 值為約Vdd之信號，例如電位Vdd設為約1 00 — 300V。 PM0S電晶體Ql、Ql 1係場電晶體，NM0S電晶體Q2、Q4 係一般之M0S電晶體，但是，本發明中「M0S電晶體」包含 在閘極絕緣膜採用氧化物以外之場絕緣膜之情況。 PM0S電晶體Ql、Q11之各源極及背閘極、npn電晶體 Q12之集極均被施加電位Vdd。電晶體Q2、Q4之各源極均為 接地GND，被施加電位0。電晶體Ql、Q2之沒極連接電晶體 Q11之閘極。電晶體Q11之汲極連接電晶體q 1之閘極及電晶 體Q12之基極。電晶體Q4之汲極及背閘極與電晶體Q12之$ 極為共通連接，於該連接點獲得輸出SO。於電晶體以 、 極被供給輸入信號S I，於電晶體Q2之閘極被供給輸入$， SI經由反相器INV反轉之信號。 ° 巨號 和習知技術一樣，PM0S電晶體Ql、Q11為交又輕人 但是和習知技術不同的是，電晶體q 1之閘極與電晶σ 之汲極不直接連接電晶體Q4之汲極，而是連接啻=Q11 电晶體Q12
2108-5017-PF(N);ahddub.ptd 第22頁 550788 五、發明說明（19) 因此，本發明中，和以電晶體Q1 — Q4構成之反相器比 較，假設電晶體Q1 2之電流放大率為/5，與電晶體Q 3、Q1 1 之電流驅動力相等，則輸出S0之電流可設為約谷倍。因 此，不必另外設置NM0S電晶體Q5、Q6，亦不必設置保護二 極體D。 以電晶體Q1 1、Q1 2可實現絕緣閘型雙極性電晶體（以 下稱「IGBT」’Insulated Gate Bipolar Transistor)
101。此情況下，電晶體Q11之尺寸即使設為和電晶體q 3約 略相同’藉由傳導度調變載子亦可增為7倍。因此，以電 晶體Qll、Q12實現IGBT101，可增大輸出SO之電流。以 下，首先說明與IGBT1 01類似之半導體裝置丨〇〇之構造，之 後，說明IGBT101之構造。 圖2係本發明第1實施形態之半導體裝置1〇〇之構成剖 面圖。於導電型為P-型之基板！，例如形成導電型為N_型之 半導體層2作為井區。於半導體層2之主表面選擇性形成場 絕緣膜80、81。於半導體層2之主表面亦選擇性形成半導 體層51 '52，其均為p型導電型。半導體層51、52介由 絕緣膜81互呈對向。
、>於半導體層2之主表面亦選擇性形成N型半導體層4。 半導體層4，係和半導體層52同樣於半導體層51之相^反側 形成於半導體層2之主表面。半導體層4、51、52，係由/ :::對出現之場絕緣膜80所夾持。但是，該場絕緣》 '、二未出現在斷面之位置互相連結，亦可看成在平面 匕圍半導體層4、51、52。 -
550788 五、發明說明（20) 於半導體層51有N +型導電型之半導體層12，於半導體 層52有P +型導電型之半導體層7，於半導體層4有計型導電 型之半導體層6分別在半導體層2之相反側被形成。 在半導體層2之主表面之相反側，與半導體層4、51、 52之任一均呈對向地形成^型導電型之半導體層3。半導 體層3 ’例如設於基板丨與半導體層2之間，半導體層2作為 井區時’可作為該井區之埋入層。 … 於半導體層51、52所夾持之半導體層2介由場絕緣膜 81與電極9呈對向。於半導體層12上形成電極n。又，與 半導體層6、7雙方接觸地形成電極1〇。 、 對電極9施加較半導體層2低之電位則可使與電極9呈 對向之半導體層2之導電型反轉為p型。因此，介由電極 10、11對半導體層52施加較半導體層51高之電位，則如箭 頭33所不’電洞可由半導體層52經過半導體層2移向半 體層51。
^又’較半導體層2低之電位介由電極1 0 ' 11被施加於 f導體層12，因此電子可由半導體層12注入半導體層51， 藉由上述載子之移動，可於半導體層51產生傳導度調變， 多數電子，如箭頭32所示，經由半導體層2、3注入半導體 f 4。藉由上述動作，電流由電極1〇流向電極丨丨。因此， 半導體裝置100可作為IGBT之功能。而且，存於電極9與半 導體層2之主表面間的場絕緣膜8丨，可達一般閘極絕緣膜 之數十倍’故閘極耐壓可設為約與源極/汲極間耐壓 等。
550788 五、發明說明（21) 又’ IGBT101，可將IGBT100變形實現。圖3係IGBT101 之構成剖面圖。場絕緣膜82，係於半導體層2、3之相反 側，形成於半導體層51。又，P+型導電型之半導體層13， 係於半導體層2、3之相反側，且與半導體層丨2同時夾持場 絕緣膜8 2地形成於半導體層51上。於半導體層13連接電極 14° 此於圖1之IGBT1 01比較，電晶體Q!}，係以半導體層 51作為汲極，以半導體層52作為源極，以半導體層2、3曰、 4作為者閘極，以電極9作為閘極而構成。電晶體q丨2，係 以半導體層12作為射極，以半導體層51作為基極，以半 體層2、3、4作為集極而構成。 電極9、10、11、14 ,分別作為1(?叮1〇1之閘極、射極 及集極，以及電晶體Q 1 2之基極之功能。以下為求簡單， 關於電極14亦稱為IGBT之基極14。 IGBT101，係採用將圖22說明之場電晶體2〇〇之p +
，層13之一部分替換Μ導體層12，追加場絕緣膜82之構 成。因此’可迴避製程之大幅變更之同時，不會 J 元件面積。又，IGBT101之電極9、1〇、u、14 均
設於主表面側。 # 9 J 令上述構成之IGBT101之電極9、1〇、n、14 m之電日日日雜之汲極、電晶_之源極 j連接 極、電晶_之問極，則可構成圖i之半導體電路Q。之及 第2實施形態 550788 五、發明說明（22) 圖4係本發明第2實施形態之半導體電路之構成電路 圖。相對於第1實施形態之圖1之電路圖被附加電阻丨5。該 半導體電路亦適用於顯示驅動器。 電阻15，係包括：共通連接於電晶體Qii之汲極與電 晶體Q1 2之基極的一端，及共通連接於電晶體qi 2之射極 (亦即IGBT101之集極）與電晶體Q4之汲極的另一端。 於該半導體電路’電晶體Q12之基極係介由電阻15連 接於電晶體Q4之沒極。因此，當輸入信號SI之邏輯為 Η ’電晶體Q2、Q11為OFF ’電晶體Q1、Q4為ON時，可迴 避電晶體Q1 2之基極之成為浮動狀態。因此，可抑制電晶 體Q12之耐壓降低。因此，以電晶體qi 1、Q12實現IGBT101 時’可抑制IGBT101之耐壓降低。 又，以電晶體Qll、Q12實現IGBT101時，藉由電阻15 產生之電壓，可限制形成半導體層12、51之pn接合中之順 偏壓。此可達成IGBT1 01之切斷（OFF )動作之高速化，減 少開/關時之能量損失之效果。 電阻1 5，如圖4所示，可設於I GBT1 0 1外部。以圖3而 言，可設於電極11、14之間。例如，可於基板1設置多晶 矽而予以實現。但是，利用構成IGBT之半導體層之擴散電 阻，亦可於IGBT内部實現電阻。 圖5係構成IGBT1 0 2之例之剖面圖。構成要素（未圖示 )係和IGBT101相同。於IGBT102，係取代IGBT101之電極 11、14，改設置兼作為該2者，且接觸於半導體層12、13 之任一的基極14a。於半導體層12、13之間，存在半導體
2108-5017-PF(N);ahddub.ptd 第26頁 550788 五、發明說明（23) 層51之擴散電阻15a，其作為和圖4之電阻15同樣之功能。 圖6係構成I GBT1 0 3之例之剖面圖。構成要素（未圖示 )係和IGBT101相同。於IGBT103，係取代IGBT101之電極 11、14，改設置兼作為該2者，且接觸於半導體層12、13 之任一的電極14b。電極14b，相對於半導體層13，係在遠 離場絕緣膜82之位置與之接觸。因此，在接觸半導體層13 之位置之電極14b，與接觸半導體層12之位置之電極Hb之 間’存在半導體層51之擴散電阻i5(i，及半導體層13之擴 散電阻1 5 b之並接電阻，其係作為和圖4之電阻1 5同樣之功 能。但是，半導體層13為P+型導電型，半導體層51為？型 導電型’故擴散電阻15d較擴散電阻15b更具關鍵性功能。 圖7係構成IGBT104之例之剖面圖。構成要素（未圖示 )係和IGBT101相同。於IGBT104，係取代IGBT101之電極 11、14，改設接觸於半導體層12、13之任一的電極14c， 及接觸於半導體層12的電極11c。電極14c，相對於半導體 層12，係在較電極ilc更遠離半導體層13之位置與之接 觸。因此’在接觸於半導體層13之位置之電極14c ,與接 觸於半導體層12之位置之電極i4c之間，存在半導體層12 之擴散電阻15c。在接觸於半導體層13之位置之電極Uc， 與電極11c之間存在半導體層51之擴散電阻15e，在接觸於 半導體層12之位置之電極i4c，與電極llc之間存在半導體 層51之擴散電阻I5f。因此，擴散電阻i5c、15e、15f之合 成電阻’係作為和圖4之電阻1 5同樣之功能。但是，半導 體層12為N+型導電型，半導體層51為？型導電型，故擴散
550788 五、發明說明（24) 電阻1 5 c較擴散電阻1 5 e、1 5 f更具關鍵性功能。 第3實施形態 圖8係本發明第3實施形態之半導體電路之構成例，相 對於第1實施形態之圖1之電路被附加NM〇s電晶體Q7。該半 導體電路亦適用於顯示驅動器。 電晶體Q 7之沒極’係共通連接於電晶體q 1之閉極、電 晶體Ql 1之汲極、電晶體Q12之基極，電晶體Q7之源極及背 閘極，和電晶體Q4之源極同樣連接於接地gnd，於電晶體 Q7之閘極，和電晶體Q4之閘極同樣被供給輸入信號SI。 當輸入信號SI為” H"，電晶體Ql 1為off時電晶體Q4、
Q7均為0N ’電晶體Q12之基極與射極均被施加約為〇之電 位，因此，可抑制電晶體Q1 2之耐壓降低。因此，以電晶 體Qll、Q12實現IGBT101時，形成半導體層12與半導體層 51之pn接合之電壓約為0。此可達成IGBT101之切斷（〇FF )動作之高速化，及達成減少開/關時之能量損失之效 果。 當輸入信號SI為n L” ，電晶體Ql 1為0N時，電晶體Q4、 Q7均為OFF，電晶體Q12之基極與射極間成為斷開，對 IGBT1 01之0N電阻不會有不良影響，因此，圖8所示電路之 有效ON電阻不致於惡化。 第4實施形態 圖9係本發明第4實施形態之半導體電路之構成例之電 翻 21〇8-5017-PF(N);ahddub.ptd 第28頁 550788 五、發明說明（25) -- 路圖，相對於第1實施形態之圖i之電路被附加NM〇s電晶體 Q8。該半導體電路亦適用於顯示驅動器。 電晶體Q8之没極，係共通連接於電晶體以之閘極、電 晶體Q11之汲極、電晶體(312之基極，電晶體㈧之源極及背 閘極，和電晶體Q4之源極同樣連接於接地GND，電晶體㈧ 之閘極，係共通連接於電晶體…、Q2之各個汲極。 電阳體Q8之ON /OFF係和第3實施形態之電晶體q7之⑽ /OFF之條件相同，故可得和第3實施形態同樣之效果。但 是，於電晶體Q8之閘極會有施加約電位Vdd之情況，故電 晶體Q8採用場電晶體。 第5實施形態 圖1 0係本發明第5實施形態之半導體電路之構成例之 電路圖，相對於第2實施形態之圖4之電路被附加電阻17、 及PNP電晶體Q13 ,電晶體qii之背閘極及源極之連接被變 更。該半導體電路亦適用於顯示驅動器。 第2實施形態中共通連接於電晶體Q12之集極的電晶體 Q11之源極及者閘極，於本貫施形態分別連接於電晶體卩1 3 之射極與基極。於電晶體Q13之射極被供給電位Vdd。電晶 體Q13之集極，係共通連接於電晶體(311之汲極、電晶體 Q12之基極、電晶體qi之閘極、與電阻15之一端。電阻 17 ’設於電晶體Q1 3之基極與射極之間，其他連接則和第2 實施形態相同。 於本實施形態，當輸入信號sI變為” L"時，電晶體
2108-5017-PF(N);ahddub.ptd 第29頁 550788 五、發明說明（26)
Qll 為〇N，流入電阻17之電流引起之電壓下降對電晶 體Q1 3之基極/射極間供給順偏壓。依此則產生電晶體 Q1 2、Q13之可控矽整流器之動作，因此，在不致於影響 M0S型電晶體Q11之特性之情況下，可約略依循被施加順偏 麼之二極體之電流特性而獲得較大電流之輸出s〇。 又，電阻17，和電阻15對電晶體Q12達成之效果同樣 地，可達成抑制電晶體Q13之耐壓下降，及減少開/關時 之能量損失之效果。 將電晶體Qll、Q12、Q13予以整合可實現IGBT1〇5。圖 11係IGBT105之構成剖面圖。和圖3之1(?肘1〇1比較，不同 之特徵點為，半導體層7、6被場絕緣膜83分離，分別被連 接電極10及電極16。 圖10之各電晶體與圖11之各半導體層之對應關係如 下。電晶體Q11，係以半導體層51為汲極，以半導體層52 為源極，以半導體層2、3、4作為背閘極，以電極9作為閘 極而構成。電晶體Q12，係以半導體層12為射極（IGBn〇5 之集極），以半導體層51為基極，以半導體層2'3、4作 為集極（IGBT105之射極）而構成。電晶體Q13，係以半導 體層52為射極（IGBT105之射極），以半導體層2、3、4為 基極，以半導體層51作為集極而構成。電極9、1〇、u、 14分別作為IGBT1 05之閘極、射極、集極、基極之功能。 作為電晶體Q11之背閘極、電晶體Q12之集極及電晶體 Q13之基極之功能的半導體層2、3、4被連接電極16 , ^電 極10未直接連接於半導體層6。電阻15，係連接於電極 圍 國 2108-5017-PF(N);ahddub.ptd 第30頁 550788 五、發明說明（27) 11、1 4之間，電阻1 7則連接於電極1 〇、1 6之間。 曰曰 藉由電晶體Q1 2之0N動作，當電子由作為射極之半導 體層12流入作為集極之半導體層4時，電阻I?產生之電壓 下降將對半導體層4、52間供給順向偏壓。依此則可使電 體(31 3設為0N動作，產生上述可控矽整流器之動作。 第6實施形態 圖1 2係本發明第6實施形態之半導體電路之構成例之 電路圖，相對於第5實施形態之圖1 〇之電路，係取代電阻 17改用PM0S電晶體Q14之構成。該半導體電路亦適用於顯 示驅動器。 電晶體Q1 4之源極及背閘極，係共通連接於電晶體q 1 3 之射極及電晶體Q11之源極’被施加電位Vdd。電晶體Q14 之没極’係共通連接於電晶體Q13之基極、電晶體qii之背 閘極、及電晶體Q1 2之集極。電晶體Q1 4之閘極，係共通連 接於電晶體Q11之沒極、電晶體Q13之集極、及電晶體Qi2 之基極。 與電晶體Ql 1之ON /OFF對應地，電晶體qi 4設為off / ON動作，故和採用電阻1 7之第5實施形態比較，可控石夕整 流器容易開始動作，此為其優點。 和第4實施形態之圖9所示電晶體Q8同樣地，電晶體 Q1 4採用場電晶體。本實施形態中，和第5實施形態同樣可 採用IGBT105。又，電阻15亦可改用電晶體Q7、Q8。 電晶體Q14，係連接於電晶體q13之基極/射極間，只 麵 IHR^ 2108-5017.PF(N);ahddub.ptd 第31頁 550788 五、發明說明（28) —~ 需約略二極體之内建電壓之耐壓即可，即使以順向偏壓連 接亦不會有耐壓不足之問題。因此，可令電晶體Q1 4之源 極及背閘極之任一均連接於電晶體Qi 3之基極，令電晶體 Q14之汲極連接電晶體Q13之射極。圖13係對圖12所示半導 體電路，如上述般令電晶體q 14連接而成之半導體電路之 構成電路圖。為方便說明，於圖13之構造中令電晶體Qi4 以電晶體Q17表示。因此，可將電晶體w j、q12、q13、 Q17統合予以實現半導體裝置1〇9。 於半導體裝置109，可令電晶體qU、Q17之背閘極共 用電晶體Q13之基極與電晶體(312之集極。 ^ 圖14係半導體裝置109之構成剖面圖，係在圖3之第j 實施形態說明之IGBT101存在有場絕緣膜81及電極9之位置 上，令一對之場絕緣膜81a、81b予以互相分離設置，且於 其上分別設置電極91、92者。又，於場絕緣膜81a、81b間 之半導體層2之主表面上有P型半導體層54，在半導體層54 之對於半導體層2之相反側有P+型半導體層74，於半導曰體 層74上有電極24分別被設置。電極92則介由電極14 半導體層1 3。
圖1 3之各電晶體與圖1 4之各半導體層之對應關係如 下。電晶體Q11 ’係、以半導體層51為汲極，以半導體層54 為源極，以半導體層2、3、4作為背閘極，以電極91作 閘極而構成。電晶體Q17，係以半導體層54為汲極，以 導體層52為源極，以半導體層2、3、4作為背閘極，以 極92作為閘極而構成。電晶體q13，係以半導體層51為集
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550788 五、發明說明（29) 極，以半導體層2、3、4為基極，以半導體層54作為射極 而構成。電晶體Q12，係以半導體層12為射極，以半導體 層51為基極，以半導體層2、3、4作為集極而構成。 於電極24被供給電位Vdd，於電極9 1連接電晶體qi、 Q2之汲極，於電極14連接電晶體Q1之閘極，於電極π連接 電晶體Q4之汲極。電阻15連接於電極11與電極14之間。電 極10，係用於使電晶體Q17之源極與背閘極設為同一電位 者，不必引出於半導體裝置1 0 9之外部。 第7實施形態 圖1 5係本發明第7實施形態之半導體電路之構成例之 電路圖，相對於第1實施形態之圖1之電路，係取代電晶體 Q12改用PNP電晶體Q15，並附加電阻18之構成。該半導體 電路亦適用於顯示驅動器。 電晶體Q11之沒極與電晶體Q15之集極被連接，且其另 共通連接於電晶體Q4之汲極及電晶體Q1之閘極。電晶體 Q11之源極及背閘極係連接於電晶體Q15之基極，其連接於 電阻18之一端。於電阻18之另一端被施加電位Vdd。其他 連接則和第1實施形態相同。 當輸入信號SI為” Η"時，電晶體Q4為0N，電晶體Q1為 OFF，依此則輸出信號s〇約略成為接地GND之0電位。此 時，流入電阻1 8之電流小，藉由電阻1 8之值設定為較小， 可縮小此處之電壓下降。 當輸入信號SI為n Ln時，電晶體Q4為OFF，電晶體Q1為
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第33頁 550788 五、發明說明（30) 之電流產生之電壓下降使電晶體 和第1二於开/ =出仏號S0上升至約電位Vdd之電位。因此， 較大電二二電晶體Q12同樣地，電晶體㈣亦可供給 传丰ίίΐϊ?11、Q15統合可實現半導體裝置106。圖16 係+導體裝置106之構成剖面圖。 導體導二型為P型之基板1，例如形成導電型為r型之半 二ΓΛ 半導體層2之主表面，場絕緣膜85、 成。於半導體層9夕Λ 間被選擇性形 ΐ道表面亦選擇性形成均為?型導電型之 牛導體層51、52、53 ,及Ν型導電型之半導體層4 層51、52介由場絕緣膜85互呈對向，半導體層5i ΪΪί^86互呈對向。半導體層4對於半導體層52係在半 導體層51之相反侧，形成於半導體層2之主表面。 層4、52，係由場絕緣膜8〇、85所夾持，半導體芦 由場絕緣膜86、80所夾持。 9 ’係 在主表面之相反側，與半導體層4、51、52、53 一均呈對向地形成Ν+型導電型之半導體層3。半導 例如設於基板1與半導體層2之間，半導體層2作 =’ 時，其可作為井區之埋入層。 ” 於半導體層51有Ρ+型導電型之半導體層13，於 層52有Ρ+型導電型之半導體層7 ,於半導體層53有卜 電型之半導體層71，於半導體層4有Ν +型導電型之道一 層6，分別在半導體層2之相反側被形成。 體
2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（31) 於半導體層2之主表面，在半導體層51、52所夾持區 域介由場絕緣膜85，於半導體層2之主表面，在半導體層 5 1、5 3所夾持區域介由場絕緣膜8 6，分別呈對向地形成電 極91、92。於半導體層13、71上分別形成電極η及電極 19。又’於半導體層6、7之雙方接觸地形成電極。 圖1 5之各電晶體與圖1 6之各半導體層之對應關係如 下。電晶體Q11，係以半導體層51為汲極，以半導體層52 為源極，以半導體層2、3、4作為背閘極，以電極9丨作為 閘極而構成。電晶體Q15，係以半導體層53為射極，以半 導體層2、3、4作為基極，以半導體層51作為集極而構 ϋΛ阻18係連接於電極10與電極19之間，箭頭μ係電晶 體Q15中移動之電洞之模式表示。 圖16之構成中亦可以圖15之電路未出現之電晶體予以 實現。圖17係圖16所示構成之較圖15更正確之等 路 :声5^ f :極92 ί閘極以半導體層53為源極’以半導 =為，極，以半導體層2、3、4作為背閉極 場電 ΓΠ '92 ’於半導體裝置1 06中，係例 如以-體I成等而互相連接。於電晶體㈣ 方，電洞朝箭頭33所示方向薅動，你從 、電極92下 ㈣之電洞之移動方向為：二動向此因與此箭頭雷31所示電巧 成增大電晶艚φ ^ 因此，電晶體Q16可達 曰電曰曰體Q15之電流放大率hFE之功能’為較好之存 半導體裝置106，相對於圖22 晶體200，係採用追加 ^之t知技術說明之場電 %絕緣膜86、電極19、92、半導體 2108-5017-PF(N);ahddub.ptd 第35頁 550788 五、發明說明（32) 層53、71之構成。因此，可避免製程之大幅變更，且不致 於大幅擴大元件面積。又，半導體裝置106之電極91、 92、電極10、電極14、電極19均可設於主表面側。 電阻18，可以第6實施形態之圖12所示P型場電晶體 Q1 4替換。此情況下，和採用電阻1 8比較，具有可控矽整 流器之動作開始容易之優點。 第8實施形態 圖1 8係本發明第8實施形態之半導體電路之構成例之 電路圖，例如可用於顯示驅動器。圖18之半導體電路，係 鲁 令與圖8之第3實施形態說明之半導體電路之IGBT1 01相當 之部分以半導體電路108替換之構成。半導體電路丨〇8，係 令半導體裝置109之電晶體Q11之源極，由電晶體qi 3之射 極，改為連接電晶體Q11之背閘極之構成。 於NMOS型場電晶體Q1之源極及背閘極、pnp電晶體Q15 之射極，PMOS型場電晶體Q17之汲極均被施加電位Vdd。於 -NMOS型電晶體Q2、Q4、Q7之任一，其源極與背閘極均連接 於接地電位GND，被施加0電位。電晶體、Q2之汲極連接 於PMOS型場電晶體Ql 1之閘極。電晶體qi 1之沒極，則連接 於電晶體Q1之閘極、電晶體Q1 7之閘極、NPN電晶體Q1 2之 _ 基極、電晶體Q15之集極、及電晶體Q7之汲極。於電晶體 Qll、Q17之任一，源極及背閘極共通連接於電晶體Q15之 基極及電晶體Q12之集極。 電晶體Q4之汲極與電晶體Qi2之射極未共通連接，於
2108-5017-PF(N);ahddub.ptd 第36頁 550788 五、發明說明（33) —---- ==輪出S〇。於電晶體Q4、Q7之任一開極均被供 、，口輸入、號31，於電晶體q2之閘極被供給經由反相 反轉所得之輸入信號S丨之反轉信號。 ° 電晶體Qll、Q12構成IGBT101之一方，電晶體。2、 Q15構成可控矽整流器。因此，電晶體Q15之基極/射極間 藉由電晶體Q17，而電晶體Q12之基極/射極間則藉由電晶 體Q4、Q7分別控制其之導通/非導通。又，電晶體qii， 係作為該可控矽整流器之導通之觸發器而進行導通。 更具體言之為，當輸入信號SI為"η"時，電晶體Q2、 Q11為OFF，電晶體Q1、Q4、q7、Q17為on。此情況下，該 可控矽整流器為OFF，因此電晶體Q15之基極/射極間，以 及電b曰體Q12之基極/射極間分別獨立導通，因此，可達 成切斷（OFF )動作之高速化，及達成減少開/關時之能 量損失之效果。 另外，當輸入信號SI為"L1，時，電晶體Q2、Q11為on， 電晶體Ql、Q4、Q7、Q17為OFF。此情況下，該可控矽整流 器為0N，因此電晶體Q15之基極/射極間，以及電晶體qi 2 之基極/射極間存在之電晶體Ql、Q4、Q7、Q17均成為 OFF ’因此，該些電晶體不致於妨礙該可控矽整流器之0N 動作。 又，電晶體Q7，亦可以第4實施形態之圖9說明之電晶 體Q8予以替換，或以第5實施形態之圖1 0，第6實施形態之 圖1 2、1 3說明之電阻1 5予以替換 如上述第1實施形態說明般，電晶體Q11、Q1 2可統合
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形成作為I GBT1 〇 1，但是，本實施形態中，可將電晶體
Qll、Q15、Q17統合實現半導體裝置1〇7。圖19係半導體裝 置1 〇 7之構成剖面圖。半導體裝置丨〇 7，係p_型導 板卜形成N-型導電型之半導體層2作為井區。； 2之主表面设置場絕緣膜88、89，用於區隔形成電晶體之 區域。於圖19所示斷面係於左右端各出現1個，但是，該 場絕緣膜88、89，在斷面未出現之位置互相連結，於平面 上看如包圍後述之半導體層4、51a、51b、52a、52b亦 可。 在場絕緣膜88、89所區隔之半導體層2之主表面上， 場絕緣膜8a、8c、8b依序並列被選擇性形成。於場絕緣膜 8 8、8 a之間，由接近場絕緣膜8 a之側起依序有p型導電型 半導體層5 2a，N型導電型半導體層4a被形成於半導體層2 之主表面。又，於場絕緣膜8 9、8 b之間，由接近場絕緣膜 8b之側起依序有p型導電型半導體層5 2b，n型導電型半導 體層4b被形成於半導體層2之主表面。於場絕緣膜8a、8c 之間，有P型導電型半導體層51a被形成於半導體層2之主 表面。於场絕緣膜8b、8c之間，有P型導電型半導體層51b 被形成於半導體層2之主表面。因此，介由場絕緣膜^使 半導體層51a、52a，介由場絕緣膜8b使半導體層51b、 52b ’介由場絕緣膜8c使半導體層51c、52c分別互呈對 向0 在主表面之相反側，與半導體層4a、4b、51a、51b、 52a、52b之任一均呈對向地形成N+型導電型之半導體層
2108-5017-PF(N);ahddub.ptd 第38頁 於半導體層51a有P +型導電型之半導體層丨3a，於半導 +體層51b有P +型導電型之半導體層13b，於半導體層52a有p 型導電型之半導體層7a，於半導體層52b有p +型導電型之 半，體層7b ’於半導體層4a有N +型導電型之半導體層6a， 於半導體層4b有N+型導電型之半導體層6b，分別在半導體 層2、3之相反側被形成。 於半導體層2，在半導體層51a、52a所夾持區域，介 由場絕緣膜8a有電極9a被形成，在半導體層51b、52b所夾 持區域’介由場絕緣膜8b則有電極gb被形成。 550788 五、發明說明（35) 3 °半導體層3，例如設於基板1與半導體層2之間，半導體 層2作為井區時，其可作為該井區之埋入層。 電晶體Q11之閘極以電極9a，背閘極以半導體層2、 3、4a、、4b ,汲極以半導體層51a，源極以半導體層52&分 別形成。電晶體Q17之閘極以電極9b，背閘極以半導體層 2、3、4a、4b，汲極以半導體層51b，源極以半曰 分別形成。電晶體Q15之基極以半導體層2、3、“、^， 集極以半導體層51a，射極以半導體層51b分別形成。分另I 設置與半導體層6a、7a之任一均接觸的電極1〇a，及盥， 導體層6b、7b之任-均接觸的電極1Qb，及 ^牛 接觸的電極21a，及與半導體層13b接觸的電極 10a、10b係互相連接，不必引出半導體裝置ι〇7 電、21a係互相連接，於圖18之電路中其係連接^電 晶體Q1之閘極。又，電極21b，☆圖18 J ： 位Vdd。 电峪係被轭加電
2108-5017-PF(N);ahddub.ptd 第39頁 550788 五、發明說明（36) 箭頭33、34均表示輸入信號si之邏輯為"L”時之電洞 之移動模式。於電極2 ib被施加電位Vdd ( >0 )，電晶體 Qll、Q17分別設4〇N/OFF，故於電晶體q15如箭頭34所示 電洞由半導體層51b移向半導體層51a。另外，於電晶體 Q11如箭頭33所示電洞由半導體層52a移向半導體層51a。 藉由上述電洞之移動，電晶體(315之集極電流將增大，電 晶體Q4、Q7為OFF，故電晶體Q12、Q15構成之可控矽整流 器成為0N。
一般之設計係於電晶體Q17之背閘極施加電位vdd。但 是’若設計成令電晶體Q17之背閘極連接於電晶體Q15之基 極的半導體電路，則作為電晶體Qi 5之基極之功能的半導 體層3 ’亦可作為電晶體q丨7之背閘極之功能。依此則可於 半導體層3上形成電晶體qii、qi5、q17而減少半導體裝置 107之尺寸。而且，電晶體以？連接於電晶體Q15之基極/ 射極間’只約需二極體之内建電壓之耐壓即可，即使以順 向偏壓方式連接亦不會有耐壓不夠之問題。
亦可將電晶體Qll、Q12、Q15、Q17統合予以實現半導 體裝置108。圖20係半導體裝置1〇8之構成剖面圖。圖20之 構成’係對圖1 9之構成施加以下之變形而得者。亦即，於 場絕緣膜8a、8c之間設置場絕緣膜8d，僅於場絕緣膜8a、 8d之間配置半導體層13a及電極2ia，於場絕緣膜8c、8d之 間，’在半導體層51a之與半導體層2、3之相反侧設置N+型 半導體層12a，於半導體層12a上設置電極23。 半導體層12a、半導體層51a、半導體層2、3、4a、4b
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第40頁 五、發明說明（37) 】作為電體Q 1 2之射極、基極、集極之功能。因此， 電極23 ’於圖18係連接於電晶體Q4之汲極。 半導體層2、3、4a、4b ,不僅作為電晶體Qu、Q17之 处閘極、電晶體Q15之基極，亦作為電晶體Q12之集極之功 月匕，因此，可於平面上以較小面積獲得半導體裝置〗。 (發明之效果） 依本發明申請專利範圍第丨項之半導體電路，可藉由 極眭電晶體之電流放大，獲得較大電流之輸出信 ^。如此則不須重新設計附加有保護二極體之關卯電晶 依本發明申請專利範圍第2項之半導體 導度調變來增加載子，可得更大電流之輸出信號；1藉傳 及坌二本*發明申請專利範圍第3項之半導體電路，第1電極 僅間搞、集木1、及基極之功能。因此，不 佐太絡日由就連集極及基極均可設於主表面側。 1Μπς 2 申請專利範圍第4項之半導體電路，告篦 t ^ ^ ^ON ^ Λ1 ^ ^ ^ ^ ^2M〇s 動狀態。因此，可抑制第曰曰體之基極之成為浮 ^ J抑制第1雙極性電晶體之耐壓降徧 雙極性：H場電晶體與第1雙極性電晶體構成絕緣閘型 電曰曰體時’可抑制該絕緣閑型雙極性電晶體之耐^ 550788 五、發明說明（38) 降低。又’可達成該絕緣閘塑雙極性電晶體之切斷（OFF )動作之高速化，達成減少開/關時之能量損失之效果。 依本發明申請專利範圍第5項之半導體電路，第5半導 體層與第7半導體層之間產生之第2半導體層之擴散電阻， 可作為連接於第1雙極性電晶體之基極與射極間之電阻之 1能。因此，當第1M〇s電晶體與第2場電晶體為〇FF，第1 %電晶體與第2M0S電晶體為0N時，可避免第1雙極性電晶 體之基極之成為浮動狀態。因此，可抑制第1雙極性電晶 體=耐壓降低。又，形成第5半導體層與第2半導體層之pn 接合中之順向偏壓被限制，因此可達成該絕緣閘型雙極性 電晶體之切斷（〇FF )動作之高速化，達成減少開/關時 之能量損失之效果。 依本發明申請專利範圍第6項之半導體電路，第3電極 及第4電極分別可作為絕緣閘型雙極性電晶體之基極及集 極之功能。 曰依本發明申請專利範圍第7項之半導體電路，當第2場 電曰曰體為OFF時，第3MQS電晶體為⑽，因此，可縮小第工雙 極性電晶體之射極/基極間之電壓，可抑制其之耐壓降 低。 荆德2!!是’第2場電晶體與第1雙極性電晶體構成絕緣閘 技人d/電晶體時，形成第5半導體層與第2半導體層之Pn =約略成為〇，可達成該絕緣閘型雙極性電晶 生。 、F )動作之高速化，減少開/關時之能量損 又’第3M0S電晶體，當第2場電晶體為〇Ν時，係成為
550788 五、發明說明（39) '~ ------ OFF狀態而使第1雙極性電晶體之射極/基極間 對該絕緣閘型雙極性電晶體之〇N電阻不會有不良路， 依本發明申請專利範圍第8項之半導體電路'〜° 電晶體為OFF時，第3場電晶體成為⑽。因此，可曰 ％ 雙極性電晶體之射極/基極間之電位差抑制其耐壓 \ 特別是，第2場電晶體與第1雙極性電晶體接 型雙極性電晶體時，形成第5半導體層與第2半導體声之閘 接合中之電壓約略成為〇，可達成該絕緣閘型雙極性9 pn 體之切斷⑽F) 乍之高速化，；咸少開/關時之能^ 失。又，第3M0S電晶體，當第2場電晶體為〇N時，係 OFF狀態而使第！雙極性電晶體之射極/基極間成為斷成路為 對該絕緣閘型雙極性電晶體之〇N電阻不會有不良影響。 依本發明申請專利範圍第9項之半導體電路，第^雙極 性電晶體與第2雙極性電晶體構成可控矽整流器，由第j 極性電晶體之射極可輸出大電流。 依本發明申請專利範圍第丨〇項之半導體電路，第2場 電晶體與第1雙極性電晶體為⑽時流入電阻之電流引起之 電壓降，將對第2雙極性電晶體之基極/射極間供給順向 偏壓。
a ^本發明申請專利範圍第Π項之半導體電路，與第2 場電晶體之ON /OFF對應地，第3場電晶體被設為off / ON ’故可控矽整流器容易開始動作。 依本發明申請專利範圍第1 2-1 4項中任一項之半導體 電路’第3場電晶體之背閘極，可與第2場電晶體之背閘
550788 五、發明說明（40) __. :用第1雙極性電晶體之集極、及第2雙極性電晶體 用 而且不會損及耐壓。 電曰ΪίΓ月申請專利範圍第15項之半導體電路，第2場 π Ζ π #閘極，可與第1雙極性電晶體之集極、及第2# 極性電晶體之基極共用。 ㈣及第2雙 阻可HI明Λ請專利範圍第16項之半導體電路，第2電 之能量損失。雙極性電晶體之耐麼降低，可減少開/關時 導鱧= ㈣範圍第17項之半導體電路，第2半 為第2場電晶體之汲極、第1雙極性電Β體 第2場電晶體夕L: 集之功能，第3半導體層作為 第5半第2雙極性電晶體之射極之功能， /4:ίϊ雙極性電晶體之射極之功能，第1半 第2:電晶體、：第6半導體層中之任-均作為 日日篮之责閘極、第1雙極性 曰 雙極性電晶體之美炻夕^ & 性電阳體之集極、及第2 體之閘極之功能t 工此。第1電極，係作為第2場電晶 導體申請專利範圍第18項之半導體電路，第2半 極、及第2雙極性電晶= = 雙極性電晶體之基 第3場電晶體之源極之功能集J之功能，第3半導體層作為 電晶體之射極之功能，第 夺導體層作為第1雙極性 極、第3場電晶體之沒極、 Η作為第2場電晶體之源 能，第1半導體層、第4半導 雙極性電晶體之射極之功 昂4牛導體層、及第6半導體層中之任 第44頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（41) 場電晶體之背閘極、第3場電晶體之背閘極、 ^雙極性電晶體之集極、及第2雙極性電晶體之基 月b。第1電極及第2電極，係分別作為第2場電晶體第3 電晶體之閘極之功能。第3電極，係連接於 源極及背閘極。 包日日體之 電曰ίίΐ明V"利範圍第19項之半導體電路，第2_ 電曰曰體為OFF，第2場電晶體為⑽時，流入電阻18之電 起之電壓降將使第1雙極性電晶體成為〇N ^依此輸IL 較大電流。 跑^ 第3場 第2半 以及第 依本發明申請專利範圍第20項之半導體電路 電晶體可增大第1雙極性電晶體之電流放大率。 依本發明申請專利範圍第21項之半導體電路 導體層係作為第2場電晶體及第3場電晶體之汲極〜久 1雙極性電晶體之集極之功能，第3半導體層作為第2場電 之源極之功能，第1半導體層、第4半導體層、及第6 半導體層中之任-均作為第2場電晶體及第3場電晶體之背 閘極、、以及第1雙極性電晶體之基極之功能，第5半導體層 =作為第3場電晶體之射極及第i雙極性電晶體之射極之^ 能。第1電極及第2電極，係分別作為第2場電晶體、第3場 電晶體之閘極之功能。第3電極，係連接於第2場電晶體之 源極及第1雙極性電晶體之基極。 依本發明申請專利範圍第22項之半導體電路，第2半 導體層係作為第2場電晶體之汲極、及第2雙極性電晶體之 集極之功此，第3半導體層係作為第2場電晶體之源極之功 第45頁 2108-5017-PF(N);ahddub.ptd 550788 五、發明說明（42) 月皂，第5半導體層係作為第^ 電晶體之射朽夕*处為第電日日體之汲極及第2雙極性 曰體之射極之功能，第6半導 Ϊ極之功能，第1半導體層、第4半導手體作/、第第^场半電導0曰體體之 層、及第8半導體声中夕紅一仏〜守體層、第7手導體 背閘極之功之任均作為第2及第3場電晶體之 f」極之功此。第〗電極及第2電 晶體、第3場電晶體之蘭托少At 係刀別作為第2 %電 琢電日日體之各個源極與背閘極。 依本發明申請專利範圍第23 導體層、第4半導體層、第7丰以=牛導體電路，第1 + 之任一均作為 第7 +導體層、及第8半導體層中 層係作二為雙第丄 功能，第2半導鱧 作為㈣極性電功能，第9半導想層係 依本發明申請專利範圍第24項 第1半導體層與第1電極之門岔導體裝置’藉由對 雷搞3 “ 弟電極間施加特定電壓，則可使盥第1 電極呈對向之w半導體層之導電型 ：:第1 此，藉由對笛9坐道胁旺也从 轉為第2導電型。因 e由對第2 +導體層與第3半導體層之 =則：使第2導電型之載子由第3半導體層通過 半導體層移向第2半導體層。料，因：2電極 J於第3半導體層與第4半導體層，第j導電 二體層注Λ第2半導體層。於第2半導體層丨· 極、集極、射極之任一電極均可設於主表而且其閘 第46頁 2108.5017.pF(N)；ahddub.ptd 550788 五、發明說明（43) 依本發明申請專利範圍第25項之半導體裝置， 申請專利範圍第1項之半導體電路之第2場電晶你則可以 極性電晶體作為絕緣閘型雙極性電晶體予以構成了第1雙 依本發明申請專利範圍第26項之半導體裝置。 半導體層上所形成之第5半導體層與第7半導^^在第2 3電極所連接之一對位置之間，可以半半導體声，於第 電阻之功能。依此則不必於外部另設電阻，胃j為擴散 利範圍扪項之半導體電路之第2場電晶體與第二 晶體所構成之絕緣閘型雙極性電晶體之耐壓=雙極性電 開/關切換時之能量損失。 -可減少 依本發明申請專利範圍第27項之半導體 =第:半，體層接觸之位置，係採用遠離第2場絕、= 置因此，於第3電極所連接之一對位置之問，π、、之 半導體層作為擴散電阻之功能。 0 ，可以第7 依本發明申請專利範圍第28項之半 J與『半導體層接觸之位置，係採用遠 ：電 於第3電極所連接之位置，與第4電極所連i之 0可以第5半導體層作為電阻之功能。 嘖專ΪΪΪ:申請專利範圍第29項之半導體裝置，係令申 體、第1雄1 13項中任一項之半導體電路之第2場電晶 個而構成者性電晶體、及第2雙極性電晶體予以整合成1 請專專利範圍第30項之半導體裝置，係令申 &第18項之半導體電路之第2場電晶體、上述第3 550788 五、發明說明（44) 场電晶體、第1雙極性電晶體、以及第2雙極性電晶體予以 整合成1個而構成者。 ) 依本發明申請專利範圍第3 1項之半導體裝置，係令申 請專利範圍第20項之半導體電路之第2及第3場電晶體、第 1雙極性電晶體予以整合成1個而構成者。 ^ 依本發明申請專利範圍第32項之半導體裝置，係令申 f專利範圍第22項之半導體電路之第2場電晶體、第3場電 晶體、及第2雙極性電晶體予以整合成丨個而構成者。 ▲ 依本發明申請專利範圍第33項之半導體裝置，係令申 請專利範圍第23項之半導體電路之第2場電晶體、第3場電 晶體、第1雙極性電晶體、及第2雙極性電晶體予以 1個而構成者。 风
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圖式簡單說明 圖1 :本發明第1實施形態之半導體電路之構成之電 圖。 略 圖2 :本發明第1實施形態之半導體裝置之構成之剖 圖。 圖3 :本發明第1實施形態之半導體裝置之構成之 圖。 Q面 圖4 :本發明第2實施形態之半導體電路之構成之電 圖。 略 圖5 ·本發明第2實施形態之半導體裝置之構成之剖面 圖。 圖6 :本發明第2實施形態之另一半導體裝置之構成之 剖面圖。 圖7 :本發明第2實施形態之另一半導體裝置之構成之 剖面圖。 圖8 :本發明第3實施形態之半導體電路之構成之電路 圖。 圖9 ··本發明第4實施形態之半導體電路之構成之電路 圖。 圖1 0 ··本發明第5實施形態之半導體電路之構成之電 路圖。 圖11 ·•本發明第5實施形態之半導體裝置之構成之剖 面圖。 圖1 2 ··本發明第6實施形態之半導體電路之構成之電 路圖。
2108-5017-PF(N);ahddub.ptd 第49頁 550788 圖式簡單說明 圖13 :本發明第6實施形態之另一半導體電路之構成 之電路圖。 圖1 4 :本發明第6 實施形態之半導體裝置之構成之剖 面圖。 圖15 :本發明第7實施形態之半導體電路之構成之電 路圖。 圖16 :本發明第7實施形態之半導體裝置之構成之剖 面圖。
圖17:本發明第7實施形態之另—半導體電路之構成 之電路圖。 圖18 :本發明第8實施形態之半導體電路之構成之電 路圖。 圖19 :本發明第8實施形態之半導體裝置之構成之剖 面圖。 圖20 :本發明第8實施形態之另一半導體裝置之構成 之剖面圖。 圖21 ··習知技術之半導體電路之構成之電路圖。 圖22 :習知技術之半導體裝置之構成之剖面圖。 (符號說明） 1〜7 、4a 、4b 、6a 、6b 、7a 、7b 、12 、j2a 、13 、 51 〜54、51a、51b、52a、52b ·半導體層； 8、 8a〜8d、80〜89、81a、81b :場絕緣膜； 9、 91、92、9a、9b、10〜13、llc、14、14a、⑽、
2108-5017-PF(N);ahddub.ptd 第50頁 550788 圖式簡單說明 14c、16、21a、21b、23 :電極 第51頁 2108-5017-PF(N);ahddub.ptd

Claims (1)

  1. 550788 六 申請專利範圍 1. 一種半導體電路，包括： 閘極； 閘極； •閘極； 閘極；及 P型第1場電晶體，具有源極 P型第2場電晶體，具有源極 N型第1M0S電晶體，具有源極 N型第2M0S電晶體，具有源極 — NPN型第1雙極性電晶體，具有集極、基極' 射極· …較供至上述第1M0S電晶體之上述源極的電位及供至上 述第2M0S電晶體之上述源極的電位之任一為高之電位，係 被供至上述第1場電晶體之上述源極、上述第2場電晶體之 上述源極及上述第1雙極性電晶體之上述集極； 上述第1場電晶體之上述汲極及上述第1M〇s電晶體之 上述汲極，係連接於上述第2場電晶體之上述閘極； 上述第2場電晶體之上述汲極，係連接於上述第丨場電 晶體之上述閘極及上述第1雙極性電晶體之上述基極； 於上述第2M0S電晶體之上述沒極與上述第1雙極性電 晶體之上述射極共通連接之連接點被取出輸出信號，· 曰曰 於上述第1M0S電晶體之上述閘極，與上述第電 體之上述閘極分別被輸入互補信號。 2·如申請專利範圍第1項之半導體電路，其中上述第2 場電晶體與上述第丨雙極性電晶體，係構成絕緣閘型 性電晶體。 3·如申請專利範圍第1或2項之半導體電路，其中另包 括連接於上述第1雙極性電晶體之上述基極與上述射極之 間的第1電阻。 1^· 2108-5017-PF(N);ahddub.ptd 第52頁 550788
    4·如申請專利範圍第項之半導體電路，其中另包 括：具源極、汲極及閘極的N型第3M0S電晶體； 。 與供至上述第2M0S電晶體之上述閘極之信號為相同邏 輯的信號，係被至上述第3M0S電晶體之上述閘極； 上述第3M0S電晶體之上述源極，係連接於上述第2M0S 電晶體之上述源極； 上述第3M0S電晶體之上述沒極，係與上述第1場電晶 體之上述閘極、上述第2場電晶體之上述汲極，及上述第工 雙極性電晶體之上述基極共通連接。
    5·如申請專利範圍第1或2項之半導體電路，其中另包 括·具源極、汲極及閘極的N型第3場電晶體； 上述第3場電晶體之上述閘極，係共通連接於上述第 1M0S電晶體之上述汲極及上述第1場電晶體之上述汲極； 上述第3場電晶體之上述源極，係連接於上述第2m〇s 電晶體之上述源極； 上述第3場電晶體之上述汲極，係與上述第1場電晶體 之上述閘極、上述第2場電晶體之上述没極，及上述第1雙 極性電晶體之上述基極共通連接。 6· —種半導體電路，包括··
    P型第1場電晶體，具有源極、沒極、閘極； P型第2場電晶體，具有源極、沒極、閘極； N型第1M0S電晶體，具有源極、沒極、閘極； N型第2M0S電晶體，具有源極、汲極、閘極； NPN型第1雙極性電晶體，具有集極、基極、射極；及
    2108-5017-PF(N);ahddub.ptd 第53頁 550788
    PNP型第2雙極性電晶體，具有集極、基極、射極 較供至上述第1M0S電晶體之上述源極的電位及供至上 述第2M0S電晶體之上述源極的電位之任一為高之電^，係 被供至上述第1場電晶體之上述源極、及上述第2雙極雷' 晶體之上述射極； # ^ 上述第2場電晶體之上述源極，係連接於上述第2雙極 性電晶體之上述射極或上述第2雙極性電晶體之上 極； 土 上述第1場電晶體之上述汲極及上述第114〇3電晶體之 上述汲極，係連接於上述第2場電晶體之上述閘極； 上述第2場電晶體之上述汲極，係連接於上述第丨場電 晶體之上述閘極、上述第丨雙極性電晶體之上述基極，及 上述第2雙極性電晶體之上述集極； 上述第1雙極性電晶體之上述集極，與上述第2雙極性 電晶體之上述基極係互為共通連接。 β 7.如申請專利範圍第6項之半導體電路，其中上述第 ~電晶體之上述源極，係連接於上述第2雙極性電 上述射極； *上St括雔权連接於上述第2雙極性電晶體之上述基極， 一 f第2雙極性電晶體之上述射極之間的第1電阻。 第si電如曰VS範圍第6項之半導體電路，其中另包括 極性電曰Vn第3場電晶體，係具有連接於上述第2雙 極，及：接於述基極與上述射極之間的第1及第2電流電 接於上述第1場電晶體之上述閘極的閘極。
    550788 六、申請專利範圍 π雪9曰Ϊ申？專利範圍第8項之半導體電路，其中上述第3 ::曰體’係另包括：連接於上述第1雙極性電晶體之上 达集極的背閘極。 10.如申請專利範圍第9項之半導體電路其中上述第 场電晶體之上述隸，係連接於上冑第2雙極&電晶體之 上述射極。 Β 11.如申請專利範圍第9項之半導體電路，其中上述第 2场電晶體之上述源極，係連接於上述第2雙極性電晶體之 上述基極。 12· —種半導截電路，包括·· 汲極、閘極； 汲極、閘極； 、汲極、閘極 、汲極、閘極 Ρ型第1場電晶體，具有源極、 Ρ型第2場電晶體，具有源極、 Ν型第1M0S電晶體，具有源極 Ν型第2M0S電晶體，具有源極 ΡΝΡ型第1雙極性電晶體，具有集極、基極…， ，較供至上述第1 M〇S電晶體之上述源極的電位及供至上 述第2MOS電晶體之上述源極的電位之任一為高之電位，係 被供至上述第1場電晶體之上述源極、上述第2場電晶體之 上述源極、及上述第1雙極性電晶體之上述射極； 上述第1場電晶體之上述汲極及上述第^卯電晶體之 上述沒極，係連接於上述第2場電晶體之上述閘極； B曰 上述第2場電晶體之上述汲極，係連接於上述第丨場電 體之上述閘極及上述第1雙極性電晶體之上述集極； 上述第2場電晶體之上述源極，係連接於上述第1雙極 2108-5017-PF(N);ahddub.ptd 第55頁 550788 申請專利範圍 性電晶體之上述基極。 13·如申請專利範圍第12項之半導體電路，其中上述 第2 %電晶體’係另包括連接於上述第1雙極性電晶體之上 述基極的背閘極； 另包括P型第3場電晶體，該p型第3場電晶體具有連接 =^述第1雙極性電晶體之上述射極的源極，及連接於上 ^托地雙带極日性電晶體之上述集極的沒極，及連接於上述第1 雙極性電晶體之上述基極的背閘極。
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