TW544871B - Flash memory with self-aligned split gate and methods for fabricating and for operating the same - Google Patents
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Description
544871 五、發明說明〇) ---- 本發明是有關於一種非揮發性記憶體（N〇n —v〇latUe Memory ; NVM)之結構、製造方法及其操作方法，且特別是 有關一種自行對準（Sel f-al ignment)之分離閘快閃記憶體 (Split Gate Flash Memory)之結構、製造方法及豆操 方法。 八μ 快閃記憶體在無電流時仍可保存其所儲存的資料，並 且其體積小、速度快而不怕振動，因此其應用日趨廣泛。 快閃記憶體之結構中包含浮置閘極（F1〇ating Gate/與控 制閘極（Control Gate)，二者間以介電層相隔，而浮置工間 極與基底間以穿隧氧化層（Tunnel 〇xide)相隔。當對快 記憶體進行寫入/抹除（Write/Erase)資料之操作時，係 =控制閘極來控制電子注入/拉出浮置閘極的動作。而在 讀取快閃記憶體中的資料時，係於控制閘極上施加一工作 電壓，此時浮置閘極的帶電狀態會影響其下通道 (Channel)的開/關，而此通道之開/關即為判讀資料值〇 1之依據。 a 上述之快閃記憶體在進行資料之抹除時，係將基底、 汲（源）極區或控制閘極相對於浮置閘極的電位提高，並 用穿隧效應使電子由浮置閘極穿過穿隧氧化 或極中（即SubstrateErase *Drain(s〇urce土)底
Side Erase)，或是穿過介電層而排至控制閘極中。然 二i抹？快閃記憶體中的資料時，由於從浮置閘極排出 右不t數量不易控制，故易使浮置閘極排出過多電子而帶 有正電荷，謂之過度抹除（0vererase)。當此過度抹除現
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象太過嚴重時，甚至會使浮置閘極下方之通、制間極 未加工作電壓時;"位卜万之通迢在控制閘極 因此’許多快閃記憶 T致貝枓之” 計，立砝槿也〜 離閘（Split Gate)的設 有一邙八位於f f控制閘極除位於浮置閘極上方之外，尚 :此貝〜：ϊϊί 方’且與基底間以-閘介電層相隔。 在斤制G i=1除現象太過嚴重，而使浮置間極下方通道 下：的；、:f 作電壓狀態下即持續打開時，控制閘極 :方=遏仍能保持關閉狀態，使得汲極/源極區無法導 通，而此防止資料之誤判。
情髀f f彳圖所不’其繪示為習知-種分離閘快閃記 te體之衣k流程面示意圖。 請參照第1A圖，首先在一基底1〇〇之表面上形成圖案 化之一閘氧化層104、一多晶矽層1〇6以及一介電層ι〇8。 其:，多晶矽層1 06後續係作為快閃記憶體之浮置曰閉極。 接著，進行一熱氧化製程，以分別於多晶矽層丨〇6之側壁 以及基底100之表面上形成一氧化層11〇。 之後’請參照第1 B圖，於基底1 〇 〇上形成—共形的多 晶矽層11 2，覆蓋住介電層1 〇 8以及氧化層丨丨〇。
接著，請參照第1 C圖，以一微影蝕刻法圖案化多晶矽 層11 2，以形成控制閘極丨丨2a、11 2b，其中控制閑極曰 112a、112b係覆蓋在部分浮置閘極1〇6上方以及部分基底 100之上方，且控制閘極U2a、112b與浮置閘極1〇f之"間係 藉由介電層108與氧化層1 1 〇相隔絕，而控制閘極丨12a、 11 2 b與基底1 〇 〇之間係藉由氧化層1 1 〇而相隔絕。繼之，再
544871 五、發明說明（3) 進行一離子植入製程，以於控制閘極丨〗2a與丨丨2b之間的基 底1 〇 〇中形成一共用源極區丨i 6，並且於浮置閘極1 〇 6另一 側的基底1 0 0中形成汲極區丨j 4。 然而’習知之分離閘快閃記憶體的製造方法卻存在一 些問題。其一’請參照第1 D圖，由於在定義多晶石夕層11 2 以形成控制閘極11 2 a、11 2 b時，並非採用自行對準之方式 來定位，故容易因微影製程之定位誤差而造成所形成的控 制閘極1 1 2a、1 1 2b不一致。如此，將使得所形成之各記憶 胞的控制閘極、通道長度與通道電流大小皆不一致，而^ ，產品之品質。另外，由於習知之分離閘快閃記憶體的$ 造方法並非使用自行對準的方式，因此其製程裕度較小衣 而不利於兀件之縮小化。再者，習知之記憶體元件，並未 Π條區，因此對第1D圖所示之相鄰的兩記憶胞 J。’其對稱特性較差，且電性較不一致。 因此’本發明的目的就是在提供一種自杆 快閃記憶體之結構及其製造方法，以解決離間 準失誤之問題。 、^知方法會有對 本發明的另一目的就是在提供一種自杆盤 閃記憶體之結構及其製造方法，以解決習：：：：離間快 5己憶胞會有對稱性較差真電性不一致之問題。 兩相鄰 本發明的再一目的就是在提供一種自杆 閃記憶體的操作方法，以於程式化、抹 離問快 操作電壓。 于、與靖取時降低其 的网5己憶體士 、、、口
本發明提出一種自行對準之分離閘快M 544871 五、發明說明（4) 構，此結構句把—w- 、 閘氧化，、Ϊ — 料區、—淺p型井區、〆 =声：—控制閘極、一頂蓋層、-浮置開極、-穿隨 Γ。：中二極區、一共用源極區以及-口袋型P型井 置深N型井二N型井區係配置在基底中’且淺P型井區係設 而控制閘極係配wns u牡W刀基底之表面上， 晉右一頂# 置在閘乳化層上，且控制閘極之頂部更配 一伽辟以=9。而汙置閘極係配置在控制閘極與頂蓋層之 及部分基底上。另外，穿隧氧化層則是配置在控 :閘：：：之表面上以及未被控制閘極覆蓋之基底表面 ；te阶署古X明中，在控制閘極與頂蓋層之另一側壁上更包 = Ι介電間隙壁，用以使控制閘極於後續金屬内連 方=、=Ρ荆於遭文侵蝕。而汲極區係配置在介電間隙壁下 成1井區中。共用源極區則是配置在浮置閘極下方 左右’以使共用源極區與浮置閘極耦纟，並且使 /、用源極區與基底中之型井區連通。另外，在汲極 區、淺P型井區與深N型井區之間更配置有一口袋抑型井 =1用刑\使「沒極區兩侧之淺p型井區連通，以提供被隔離 的次P型井區有相同之準位。 本發明提出一種自行對準之分離閘快閃記憶體的製造 此方法係首先在-基底中形成—隔離區，用以定義 、'罙N别*動「\°之後’在基底中形成一深_井區’並且在 :型門井區中形成一淺p型井區。之後，在基底之表面上形 成-閘氧化層，在閘氧化層上形成一控制閘極，其中控制 544871 五、發明說明（5) > 間極之頂部更形成有一頂蓋層。接著，以熱氧化法在暴露 的控制閘極側壁以及基底之表面形成一穿隨氧化層。之各 後’再於基底上形成一共形導電層，覆蓋住頂蓋層。繼 之’回姓刻共形導電層，以在頂蓋層以及控制閘極之側邊 形成一導電間隙壁。然後，將頂蓋層以及控制閘極側邊之 部分導電間隙壁移除，而留下主動區上之控制閘極其中^ 側邊之導電間隙壁，而保留下之導電間隙壁係作為此谈閃 記憶體元件之一浮置閘極。之後，在浮置閘極下方之淺p 型井區與深N型井區中形成一共用源極區，而且此共用源
極區係延伸至浮置閘極下方約一半的寬度左右，並與涑N 型井區連通。之後，在控制閘極之另一側邊 & P贺 井區中形成一汲極區。並且，在控制閘極之另—側2 ,即 控制閘極之未配置有浮置閘極之侧邊形成一介電璧， 使控制閘極於後續金屬内連線製程中免於遭^侵蝕。 型P型并在「汲極區、淺p型井區與深N型井區之間形成J袋 1井區，用以使汲極區兩側之淺p
2明提出一種分離閉快閃記憶體法 離閘快閃記憶體元件包括一美庙·一 絲作方法，A 基底中；一淺ρ型养 π班土 ， ’朱Ν型井區，配f在 ::配置部分淺Ρ型井區上^中，-閘氧二 配f在頂盍層以及浮置閉極之一侧壁上ρ，—洋置蘭極. 閑極與基底之間；置閑極之間以及淨裏 電間隙壁，配置在頂蓋層以及淨虞 9191twf.ptd 第9頁 544871 五、發明說明（6) :共：.壁之上’一沒極區，配置在介電間隙壁下方 之欠P i井區中，-共用源極區，酉己置在浮置問極下 淺P型井區與深N型井區中，且丘用 之 :下方約一半的寬…，以使共用源極區與 = 及「—口型井區，酉己置在沒極區、淺P型井區斑 冰Ν型井區之間1以使汲極區兩側之淺？型 ： ^乍=包括：當進行程式化時，係在控制閘極上施加: 第一電壓（例如是2伏特），以將選擇閘開啟，並且在共用 :極3加一第广電壓(例如是1〇伏特），並且將汲極區以 口衣H Ρ型井區接地。在匕時，共用源極區及整個深Ν ^皆是第二電壓值（10伏特），而耦合至浮置閘極之電麼 為第二電壓的一半（約5伏特〜6伏特）。而由於在穿隧置 閘下方的通道區非常短，僅有數百埃左右，因此，在如 狹小間隙的水平方向與垂直方向將產生大電場，使得 生的熱電子加速越過穿隧氧化層而注入浮置閘極，故而， 本發明之分離式閘及係以源極端注入（s〇urce Side
In ject ion，SSI )之方式來進行程式化。當進行抹除時， 對控制閘極施加一第三電壓（例如是2〇伏特），以使分離 快閃記憶體元件進行一浮置閘極對控制閘極F — N穿隧抹除 機制。本發明亦可以對控制閘極施加一正電壓（例如是I? 伏特），對共用源極區施加一負電壓（例如是_8伏特），並 使汲極區以及口袋型P型井區浮置以進行F-N穿隧抹除。、另 外’當進行資料讀取’對没極區施加一第四電壓（例如是 1 · 5伏特），對控制閘極施加一 Vcc，並將共用源極區以及
9191twf.ptd 第10頁 544871 五、發明說明（7) 口袋型P型井區接地。 二：明，自行對準分離閘快閃記憶體元件之結構及其 井=連接式是將共用源極區以底層的深㈣ 胞電流P不會使主動區成為塊狀而產生記憶 制閘極，因：$避〗。再者，由於浮置閘極係自行對準控 本發之分離閘快閃記情體元件 口、問遞 由於其係為二多晶矽層之^構（ 、、、°構及其製造方法，
此較習知=芦多a石々έ士拔' 甲〗極與控制閘極），因 j、 層夕日日石夕結構（浮置閘極、批幻0日L 極）之分離閘快閃記憶體較為簡化。制間極與控制閘 本發明之分離閘快閃記憶體元件 =浮置問極對控制閘極F_N穿隨抹除呆作方Η使電 又抹除之問題。因此，可以 ’、幾制，以解決過 其操作電壓。 ^ 、抹除與讀取時降低 為讓本發明之上述和其他目的 :員易懂，下文特舉一較佳實施例 2、和優點能更明 圖式之標不說明 100、200 ··基底 104 、 206 、 206a 1 〇 6 :浮置閘極 I 0 8 :介電層 II 0、21 2 :穿隧氧化層 112、208、2U ··多晶矽層 細說明如下： β Α附圖式，作詳 閘氧化層
9191twf.ptd 544871
112a 、112b 、 208a ： 控制閘極 114、 216 :汲 極區 116、 218 :共 用源極 201 ： 主動區 202 ： 深N型井 區 204 ： 淺P型井 區 210、210a :頂蓋層 2 1 4 a :多晶石夕間隙壁（浮置閘極） 220 介電間隙壁 224 口袋型P型井區 226 層間介電層 228 導線 230、240 :接觸窗 2 5 0 :形成共用源極之罩幕 較佳實施例之說明
第2圖所示，其繪示為依照本發明一較佳實施例之分 離閘快閃記憶體的上視簡圖，其中所繪示的是兩列成對的 記憶胞，第3 A圖至第3 Η圖所示，其繪示為依照本發明一較 佳實施例之分離閘快閃記憶體的製造流程剖面示意圖，其 係為第2圖中由I - I的剖面示意圖；以及第5圖所示，其繪 示為本發明一較佳實施例之分離閘快閃記憶體元件之製造 流程圖。 請同時參照第2圖、第3 Α圖與第5圖，首先提供一基底 200 ’其中基底200例如是一 p型基底。之後，在基底2〇〇上
9191twf.ptd 第12頁 544871
形成一隔離區（未繪示），用以定義出一主動區2〇1。之後 基底200中形成一深井區202。其中，深井區2〇2例如是一 深N型井區（步驟5 〇 〇 )，且形成深n型井區2 〇 2之方法例如是 以離子植入法植入磷離子。接著，在深N型井區2〇2中形成 一淺井區204。其中，淺井區204例如是一淺p型井區（步驟 502) ’且形成淺p型井區204之方法例如是以3〇 Kev之離子 植入能量，植入約5E1 2 /cm2劑量的硼離子。 繼之，於基底2〇〇之表面上形成一閘氧化層2〇6(步驟 5 04 )。其中形成閘氧化層2〇6之方法例如是一熱氧化法， 且閘氧化層206之厚度例如是250埃。接著，於閘氧化層 20 6上形成一導電材質層2〇8。其中，導電材質層2〇8之曰例 如是一多晶矽層，且其厚度例如是6〇〇埃。在本實施例 中，更包括於多晶矽層208中摻雜砷離子，藉以降低多晶 矽層208之阻值。而於多晶矽層208中摻雜砷離子之方法例 如是以30 KeV之離子植入能量植入約5£：15 /cm2劑量的砷 離子。緊接著，於導電材質層208上形成一頂蓋層21〇。其 中’頂盍層2 1 0之材質例如氧化矽，且其厚度例如是3 5 〇 〇 埃0 之後，請同時參照第2圖、第3B圖與第5圖，以一微影 姓刻製程圖案化頂蓋層210與導電材質層2〇8，以形成控^ 閘極208a、2 08b與覆蓋在控制閘極2〇8a、208b頂部之頂芸 層210a、210b(步驟50 6 )。在本實施例中，形成控制閘極π 208a、208b與頂蓋層210a、210b之方法例如是先圖案化頂 蓋層210而形成圖案化之頂蓋層21〇a、21〇b之後，再1"以圖、
544871 五、發明說明（ίο) j化之頂蓋層21〇a、210b為钱刻罩幕，圖案化導電材質層 〇8，而形成控制閘極2〇8a、2〇8b。之後，進行一清洗製 ^以將未Ϊ控制閘極2〇8a、2_覆蓋之閘氧化層206清 二:淨：僅保留下控 、接著，請參照第％圖與第5圖，進行一熱氧化製程， 二Ϊ暴f的控制間極2〇8a、2〇8b侧壁以及基底2〇〇 ‘表面 =成-牙随氧化層212(步·8)。其中，由 =、2G8b係、摻雜有坤離子，因此於控制閘極驗、襲 兩側所形成之穿隨氧化層212之厚度（例如是約3〇〇埃）係大 = >成於基底200表面之穿隨氧化層212之厚度（例如是約 *繼之，於基底200上形成一共形的導電層214，覆罢住 頂盍層210a、21 Ob以及穿隧氧化層212。其中， ς 質例如是多晶矽’且其厚度例如是3〇〇〇埃。在本曰實施 列中，更包括在多晶矽層2 1 4中摻雜磷離子，且於 層214中摻雜磷離子之方法例如是以6〇 KeV之離子=处 量植入約5 E1 4 / c m2劑量的磷離子。 ^ 之後，請參照第3D圖，回蝕刻共形導電層214，八 ，於控制閘極208a、208b以及頂蓋層21〇a、21〇b之側刀 =一導電間隙壁214a、214b。其中，導電間隙壁2ua、 b與控制閘極208a、2〇8b之間，以及導電間隙壁21切、 21 4b與基底20〇之間係藉由穿隧氧化層212而電性隔離。 然後，請同時參照第2圖、第3E圖與第5圖，以一微影 9191twf.ptd 第14頁 544871 五、發明說明（11) 钱刻製程以移除控制閘極208a、2〇8b側邊之部分導電間隙 壁214a、214b ’而留下主動區2〇1上之控制閘極2〇8a、 2 0 8b其中一側邊之導電間隙壁214a、214b。其中，保留下 來之導電間隙壁2 1 4a、2 1 4b係作為一浮置閘極（步驟 510) 〇 由於本發明之分離閘快閃記憶體之浮置閘極係利用回 钱刻共形導電層2 1 4之方法以形成之，因此其具有自行對 準之功效’可避免對準失誤之問題以及因對準失誤所衍生 之問題。 繼之’在浮置閘極214a、214下方的淺P型井區204與 深N型井區202中形成一共用源極區218a、21 8b(步驟 51 2 )。其中，形成共用源極區2 1 8a、2 1 8b之方法例如是利 用第6圖中所繪示之罩幕250以進行一離子植入步驟而形 成’其中罩幕250所圍起來的部分係為離子會植入之區 域。此離子植入步驟之一離子植入能量例如是6 〇 κ e V，且 此離子植入步驟例如是植入1 E1 4 / c m2劑量的N型離子，以 形成N +共用源極區2 1 8 a、2 1 8 b。接著，對共用源極區 218a、218b進行一雜質驅入製程，以使共用源極區218a、 218b延伸至浮置閘極214a、214b下方（約延伸至浮置閘極 214a、214b下方約一半的寬度左右），以使共用源極區 2 1 8 a、2 1 8 b與浮置閘極2 1 4 a、2 1 4 b耦合，並且使共用源極 區218a、218b與基底200中之深N型井區202連通。其中， 此雜質驅入製程之溫度例如是介於攝氏600度至攝氏900度 之間。之後，在控制閘極208a與20 8b之間的淺P型井區204
IIII
9191twf.ptd 第15頁 544871 五、發明說明（12) 中形成一汲極區2 1 6 (步驟5 1 4 )，其中汲極區2 1 6例如是N + 沒極區。 繼之，請參照第3F圖與第5圖，在控制閘極2〇8a、 2 0 8 b之未形成有浮置閘極2 1 4 a、2 1 4 b之側壁上分別形成一 "電間隙壁2 2 0 a、2 2 0 b (步驟5 1 6 )，以使控制閘極2 〇 8 a、 208b於後續金屬内連線製程中免於遭受侵蝕。其中，介電 間隙壁2 2 0 a、2 2 0 b之材質例如是氮化矽或氧化石夕。 之後，請同時參照第2圖、第3 G圖與第5圖，進行一口 袋型離子植入步驟，以於汲極區21 6、深N型井區2〇2與淺p 型井區204之間形成一 口袋型p型井區224(步驟518)。其 中’此口袋型離子植入步驟之植入劑量例如是1E13/cm2， 且此口袋型離子植入步驟之植入能量可將隔離區打穿，但 由於控制閘極208a、208b與頂蓋層21〇a、210b之厚度約有 400 0埃，因此此口袋型離子植入步驟並不會打穿控制閘極 208a 208b與頂盍層21〇a、210b。而形成口袋型p型井區 224之目的是使同行之各記憶胞的淺p型井區2〇4互相連 接。 後續，請參照第2圖與第3H圖，於基底200上形成一声 間介電層（ILD) 226，並且在層間介電層226中形成一接觸曰 窗2 30以及一導線結構228，以完成分離閘快閃記憶體之制
作。在本實施例中，更包括在元件之兩端形成一 口袋型jT 型井區接觸窗24〇，用以使口袋型p型井區224能盥 其他導電結構。 一逆通至 本發明之分離閘快閃記憶體之記憶胞包括一基底
9191twf.ptd 第16頁 544871
2 0 0、 208a 214a 216、 深N型井區202、一淺P型井區204、一控制閘極 閘氧化層2 0 6 a、一頂蓋層2 1 〇 a、一浮置閘極 、一穿隧氧化層212、一介電間隙壁220a、一汲極 一共用源極區218a以及一 口袋型p型井區224。 區 。 其中，深Ν型井區202係配置在基底2〇〇中，而淺ρ型井 ^ 2 04係配置在深ν型井區2〇2中。閘氧化層““係配置在 邓为淺Ρ型井區2〇4上，而控制閘極2〇8a係配置在閘氧化層 2 0 6a上。在控制閘極2〇8a之頂部係配置頂蓋層21〇&。而浮 置間極2 14a則是配置在控制閘極2 〇8a以及頂蓋層21〇a之一 側邊以及部分基底2〇〇之上。其中浮置閘極2 1 4a與控制閘 極2 08a之間’以及浮置閘極214a與基底2 0 0之間則是配置 有一穿隨氧化層21 2，藉以使其彼此電性隔離。在控制閘 極2 0 8 a以及頂蓋層2 1 〇 a之另一侧邊則是配置有一介電間隙 壁220。而在介電間隙壁22〇下方之淺ρ型井區2〇4中係配置 有沒極區216。另外，在浮置閘極2 14a下方之淺P型井區
2 0 4與深N型井區2 〇 2中則是配置有共用源極區2 1 8，且共用 源極區218更延伸至浮置閘極214a下方約一半的寬度左 右，以使共用源極區2 18a與浮置閘極2 14a耦合。而口袋型 P型井區2 2 4則是配置在汲極區2 1 6、淺ρ型井區2 0 4與深N型 井區2 0 2之間，用以使汲極區2 1 6兩側之淺ρ型井區2 〇 4連 通0
本發明之分離閘快閃記憶體之記憶胞與習知分離閘快 閃記憶體之記憶胞明顯不相同之處，是在其控制閘極2〇8a 與浮置閘極2 1 4 a之配置位置恰好相反。而由於此種特殊結
9191twf.ptd 第17頁 544871 五、發明説明〇4) 構之設計’本發明之分離閘快閃記憶體之操作方式具有更 優於習知之方法之處。其詳細之說明如下。 第4圖所示，其繪示為本發明一較佳實施例之分離閘 快閃記憶體元件之電路示意圖。 請參照第4圖，本發明之分離閘快閃記憶體元件包括 數個呈陣列排列之記憶胞、數條字元線WL以及與字元線WL 垂直之數條位元線BL，其中每一記憶胞係由其中一字元線 WL與其中一位元線BL所控制。 其中’記憶胞中之汲極係與位元線BL耦接。記憶胞中 之控制閘極係與字元線WL耦接。源極係藉由整個深n型井 區Nwell導通而形成具有相同電位的源極線cs，因此每一區 塊中的記憶胞，其源極都是共用的。相鄰的兩對記憶胞其 淺P型井區可藉由口袋型P型井區彼此連通而成為”，因此 可以使得各個記憶胞的淺P型井區具有相同電位。 本發明之分離閘快閃記憶體元件之操作方法之詳細說 =下，以下係以操作記憶胞陣列之其中一記憶胞為例說 §對記憶胞進行程式 -電壓，例如是2伏特，以將選擇上施加 極上施加一第二電壓，例如是丨〇 / 並且在共用源 口袋型Ρ型井區接地。此時，Α 、’並且將汲極區以^ 皆是第二電壓值⑴伏特），而叙/極區及整個深Ν型井Q 第二電壓的一半（約5伏特〜6伏特°。 /予置間極之電壓約J 下方的通道區非常短，僅有3 〇 〇、而由於在穿隧浮置閘 、工右，因此，在如此狹
544871
:::的水平方向與垂直方向將產生大電[使得所產生 :熱電子加速越過穿隧氧化層而注入浮置閘極，故而 發明之分離式閘及係以源極端注入（s〇urce Side Injection，SSI)之方式來進行程式化。
一當對記憶胞進行抹除時，係在控制閘極即上施加一第 一電壓（例如是20伏特），其餘部分（包括共用源極線cs、 汲極區以及口袋型P型井區pw)皆為浮置，以使記憶體胞進 仃一洋置閘極對控制閘極F — N穿隧抹除機制。本發明之抹 矛、的方法亦可以利用在控制閘極上施加一正電壓（例如是 1 2伏特），在共用源極線α施加一負電壓（例如是一 8伏 特），並使汲極區以及口袋型p型井區導線pw浮置之方 行F-N穿隧抹除。 當欲讀取記憶胞之資料時，則是在控制閘極上施加一 Vcc ’在汲極區施加一第四電壓（例如是丨· 5伏特），並將共 用源極線CS以及口袋型P型井區pw接地。 本發明之分離閘快閃記憶體元件之操作方法，其於程 式化、抹除與讀取時所需之偏壓較習知快閃記憶體元件 低0 綜合以上所述，本發明具有下列優點：
1 ·本發明之自行對準分離閘快閃記憶體元件之結構及 其製造方法，其設計的方式是將共用源極區以底層的深N 型井區而連接出去，因此不會使主動區成為塊狀而產生記 憶胞電流不對稱之問題。再者，由於浮置閘極係自行對準 控制閘極，因此可避免兩者之間產生對準失誤之問題。
9l91twf.ptd 第19頁 544871 五、發明說明（16) 2 ·本發之分離閘快閃記憶體元件之結構及其製造方 法，由於其係為二多晶石夕層之結構（浮置閘極與控制閘 極），因此較習知三層多晶矽結構（浮置閘極、控制閘極與 控制閘極）之分離閘快閃記憶體較為簡化。 3·因為N+源極區可以連接到下方之深N型井區而形成 共用源極區，因此主動區可以製作成條狀，以使記憶胞較 不會產生有不對稱之問題。 " 4.本發明之分離閘快閃記憶體元件择
Side Inje：t!fnf, ^ 除係以F/N穿遂磨除的方式進行，由於本 於分離閘記憶胞，因此不會有過度抹除之义問題。疋 卜雖然本發明已以較佳實施例揭露如上，铁其 ，以：明當；在不脫離：發明之精神 範圍當視後以::;者=本發明之保護 9l9ltWf.ptd 第20頁 544871 圖式簡單說明 第1 A圖至第1 D圖為習知一種分離閘快閃記憶體之製造 流程面不意圖， 第2圖為依照本發明一較佳實施例之分離閘快閃記憶 體的上視簡圖， 第3A圖至第3H圖為依照本發明一較佳實施例之分離閘 快閃記憶體的製造流程剖面示意圖； 第4圖為本發明一較佳實施例之分離閘快閃記憶體元 件之電路不意圖； 第5圖為本發明一較佳實施例之分離閘快閃記憶體元 件之製造流程圖，以及 第6圖為本發明一較佳實施例之分離閘快閃記憶體元 件於形成共用源極時之上視圖。
9191twf.ptd 第21頁
Claims (1)
- 544871 六、申請專利範圍 包括 種自仃對準之分離閘快閃記憶體之記憶胞結構， 基底 =第=型深井區，配置在該基底中； 一第了型淺井區，配置在該第一型深井區中； 一閘氧化層，配置在部分該第二型淺井區上； 一控制閘極，配置在該閘氧化層上； 頁蓋層配置在该控制閘極之頂部； 一彳目丨辟/予置閘極，配置在該頂蓋層以及該控制閘極之其中 一側壁以及部分該基底之上； #兮二穿隧氧化層，配置該控制閘極側壁之表面上以及未 破该控制閘極覆蓋之該基底表面上； 一 一介電間隙壁，配置在該頂蓋層以及該浮置閘極之另 一側壁之上； 區中了汲極區，配置在該介電間隙壁下方之該第二蜇淺井 井區盥5 Ξ ΐ，配置在該浮置閘極下方之該第二 置5一型深井區中，且該共用源極區更延伸至 置閘了方而與該浮置間極輪合；以及 與該第f:f:二區’㈣置在該沒極區、該第二型淺井巴 淺井區連通。 使忒及極區兩側之該第二型 2·如申請專利範圍第1項所 閃記憶體之記憶胞結構，其中該第一型深;準區之係 第二逛淺 該浮 9191twf.ptd 第22頁 544871 六、申請專利範圍 型井區’該第二 摻雜區係為一口 3 .如申請專 閃記憶體之記憶 分別為一 N +摻雜 4 .如申請專 閃記憶體之記憶 間之該穿隧氧化 間之該穿隧氧化 5 .如申請專 閃記憶體之記憶 間之該穿隧氧化 底之間之該穿隧 6 .如申請專 閃記憶體之記憶 雜之多晶矽，且 7 ·如申請專 閃記憶體之記憶 矽，且其厚度係 8 .如申請專 閃記憶體之記憶 雜之多晶矽，I 9 · 一種自行 型淺井區係為一淺P型井區，且該第二型 袋型P型井區。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該汲極區與該共用源極區係 區，而該第一型深井區係為一N-摻雜區。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該控制閘極與該浮置閘極之 層之厚度，係大於該浮置閘極與該基底之 層之厚度。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該控制閘極與該浮置閘極之 層之厚度係為3 0 0埃，該浮置閘極與該基 氧化層之厚度係為9 0埃。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該浮置閘極之材質包括經摻 其厚度係為3 0 0 0埃。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該頂蓋層之材質包括氧化 為3 5 0 0埃。 利範圍第1項所述之自行對準之分離閘快 胞結構，其中該控制閘極之材質包括經摻 其厚度係為6 0 0埃。 對準之分離閘快閃記憶體的製造方法，包 括 ·9191twf.ptd 第23頁 544871 六、申請專利範圍在一基底中形成一第一型深井區； 在該第一梨深井區中形成一第二型淺井區； 在該基底之表面上形成一間氧化層； 在該閘氧化層上形成一控制閘極，其中該控制間極 頂部係形成有一頂蓋層； f 之 在 穿隧氧 在 回 之側邊 移 隙壁 ， 在 區中形 置閘極 在 成一沒 在 形成一 井區達^ 10 閃記憶 區，該 區係為 恭露的 化層； 該基底上形成一共形 蝕刻該共形導電層， 形成一導電間隙壁； 除該頂蓋層以及該控 而保留下之該導電間 該浮置閘極下方之該 成一共用源極區，其 之下方而與該浮置閘 該控制閘極之另一側 極區；以及 該及極區、該第二型 第二型摻雜區，用以 通。 如申凊專利範圍第9 體的制、生士 4 —〜衣造方法，其中 弟一型淺井區係為一 一 口袋型P型井區。 側壁以及該基底之表面形成 導電層，覆蓋住該頂 以在該頂蓋層以及該 制閘極其中一側邊之 隙壁係作為一浮置間 苐一型淺井區與該第 中該共用源極區更延 極輛合； 邊下方之該第 蓋層； 控制閘極 該導電間 極； 一型深井 伸至該浮 型淺井區中 形 淺井區與該第一型深 使該汲極區兩側之含亥 項所述之自行對準之 該第一型井區係為一 淺P塑井區，且該第二 井區之間 第二型淺 刀離間快 深N型井 -型換雜544871 Ά /、、申清專利範圍 11 ·如申請專利笳问 閃記憶體的製造方法圍第9項所述之自行對準之分離閘快 別為一N+摻雜區，而^其中該汲極區與該共用源極區係分 1 2 .如申請專利第—型深井區係為一N—摻雜區。 閃記憶體的製造方法& 項所述之自行對準之分離閘快 之該穿_化；t之厚^中該控制開極與料置間極之間 之該穿隨氡化層之厚；：係大於該洋置閘極與該基底之間 1 3 .如申响專利鈿圍第9 述之自 閃記憶體的製造方法，复士 #杨土, b上了 其中形成邊控制閘極與該頂蓋層之 方法包括： 在該閑氧彳匕層上形成—導電層與一頂蓋材質層； 圖案化該頂蓋材質層，以形成該頂蓋層；以及 以該頂蓋層為一蝕刻罩幕圖案化該導電層，以形成該 控制闊極。 1 4 ·如申請專利範圍第9項所述之自行對準之分離閘快 閃記憶體的製造方法，其中形成該第二型摻雜區之方法包 括一 口袋型離子植入法。 1 5 ·如申請專利範圍第9項所述之自行對準之分離閘快 閃記憶體的製造方法，其中更包括在未形成有該浮置閘極 之該控制閘極t側壁形成一介電間隙壁。 1 6 ·如申請專利範圍第9項所述之自行對準之分離閘快 閃記憶體的製造方法，其中形成該穿隧氧化層之方法包括 一熱氧化法。 1 7 ·如申請專利範圍第9項所述之自行對準之分離閘快9l91twf.ptd 第25頁 544871 六、申請專利範圍 閃記憶體的製造方法，其中該共形導電層之材質包括經摻 雜之多晶石夕。 1 8 ·如申請專利範圍第9項所述之自行對準之分離閘快 閃3己憶體的製造方法’其中該頂蓋層之材質包括氧化矽。 1 9 ·如申請專利範圍第9項所述之自行對準之分離閘快 閃兄憶體的製造方法’其中該控制閘極之材質包括經摻雜 之多晶秒。 2 0 · -種分灕閘快閃記憶體之操作方法，該分離閘快 閃Z 體之記憶胞包括一基底；一深n型井區，配置在該 基底中；一淺P型井區，配置在該深N型井區中；一閘氧化 層三配置在部分該淺P型井區上；一控制閘極，配置在該 閘氧化層上·’一頂蓋層，配置在該控制閘極之頂部；一浮 置閘極，配置在該頂蓋層以及該浮置閘極之一側壁以及部 分遠基底之上；一穿隧氧化層，配置在該控制閘極與該浮 置閘極之間以反该浮置閘極與該基底之間；一介電間隙 •壁’配置在該頂盍層以及該浮置閘極之另一側壁之上；一 /及極區，配置在该介電間隙壁下方之該淺p型井區中；一 共用源極區，g己置在該浮置閘極下方之該淺p型井區與該 深N型井區中，且該共用源極區係延伸至該浮置閘極之下 方而與該浮置閑極耦合；以及一 口袋型p型井區，配置在 該源極區、該袭P型井區與該深N型井區之間，用以使該汲 極區兩侧之該袭P型井區連通；該操作方法包括： 當進行程式化時，對該控制閘極施加一第一電壓，對 該共用源極區柢加一第二電壓，將該汲極區接地，並將該 544871口袋j P型井區接地，以進行一 SSI程式化步驟； )、▲進行抹除時’對該控制閘極施加一第三電壓，以使 5玄分離閉快閃記憶體元件進行一浮置閘極至控制閘極F - N 穿隧抹除機制；以及 ▲進行讀取資料時，對該沒極區施加一第四電壓，對 该控制閘極施加一 Vcc，並將該共用源極區以及該口袋型P 型井區接地。2 1 ·如申請專利範圍第2 〇項所述之分離閘快閃記憶體 之操作方法，其中當抹除該分離閘快閃記憶體元件時，更 包括對該控制閜極施加一正電壓，對該共用源極區施加一 負電壓，並且使該汲極區以及該口袋型P型井區浮置，以 進行一F-N穿隧拣除。 2 2 ·如申請專利範圍第2 1項所述之分離閘快閃記恢 之操作方法，其中該正電壓係為1 2伏特，該負雷厭忍-伏特。 、1係為〜8 2 3 ·如申請專利範圍第2 0項所述之分離閘快閃^ 之操作方法，其中該第一電壓係為2伏特，誃證—°己丨思、體 為1 0伏特。 一^電壓係 2 4 ·如申請專利範圍第2 0項所述之分離間快 ^ 之操作方法，其中該第三電壓係為2 0伏特。、閃記憶體2 5 ·如申請專利範圍第20項所述之分離問伊 之操作方法，其中該第四電壓係為1 · 5伏特I 、閃記憶體
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI414045B (zh) * | 2008-08-12 | 2013-11-01 | Eon Silicon Solution Inc | Method of manufacturing flash memory element |
| TWI584415B (zh) * | 2015-07-23 | 2017-05-21 | 物聯記憶體科技股份有限公司 | P型非揮發性記憶體 |
-
2002
- 2002-09-12 TW TW091120824A patent/TW544871B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI414045B (zh) * | 2008-08-12 | 2013-11-01 | Eon Silicon Solution Inc | Method of manufacturing flash memory element |
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| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |