TW541534B - Static 2T-1C ferroelectric memory - Google Patents
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Description
541534 A7 B7 五 相關申請案之交叉參考 本案請求美國臨時申請案第60/258,391號，申請曰2000年 12月27日之權益。 發明背景 發明範疇 本發明係有關電氣及電子技藝，特別係有關非揮發性鐵 電記憶體早元及記憶體結構。 先前技藝之簡要說明 靜態記憶體用於微處理器内部之資料儲存裝置以及用於 孤立儲存裝置。此種·裝置之單一記憶體單元如圖1所示且 概略標示為1 0，典型形成由6個CMOS電晶體1 2、1 4、 16、18、20、22。電晶體14、16、18、20 形成一對交 叉耦合反推器，而電晶體1 2及2 2係作為存取電晶體，當字 線2 4之電壓升高時變成導通。此時用來連結由交叉耦合反 推器形成的正反器至位元線2 6及互補位元線2 8。使用此型 單元之裝置為先前技藝眾所周知，例如討論於微電子電路 一書，作者Sedra及Smith(第3版1991年，牛津大學出版社） 960-962 頁。 雖然利用此種記憶體單元之裝置具有優點為讀取操作為 非破壞性，且由於附帶DRAM故無需再生，但記憶體單元 仍然需要恆常連接至電壓供應器俾保有資料。又由於需要 6個電晶體來儲存單一位元資料故密度低。但SRAM具有耗 電量低及安定（低雜訊）等優勢。 SRAM之一項替代之道係利用鐵電材料。如圖2所示，可 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
-4- 541534 A7 B7 五、發明説明（2 ) 使用類似DRAM單元之記憶體單元3 0其具有FET 32及電容器 3 4達成。·電容器3 4包括鐵墊材料3 6作為板間的電介質。 電晶體3 2之閘極係連接至字線3 8，而（可互換的）源極及 汲極端之一係連接至位元線4 0。不似DRAM，FRAM為非揮 發性，故當切斷電力時仍然保有資料。FRAM也可達成高密 度。但由高耗電且由於鄰近單元間的干擾而有雜訊問題。
因此先行技藝需要一種可改良記憶體密度之非揮發性 RAM單元。 發明概要
為了解決前述先前技藝之需求，本發明提供一種記憶體 單元，該單元配置用以互連字線、位元線及互補位元線。 單元包括一電容器、一第一開關及一第二開關。電容器具 有第一及第二板帶有鐵電材料位在二板間。第一及第二開 關係電性互連字線、位元線及電容器之二板，且係配置成 當開關藉字線上的控制信號而被導通時，讓位元線共享來 自電容器的電荷。 本發明也提供一種非揮發性記憶體結構，其包括多條字 線、多條位元線以及多條互補位元線。非揮發性記憶體結 構進一步包括多個前述類型的記憶體單元位在多個單元所 在位置。各條互補位元線關聯一條對應位元線而形成多對 位元線對，位元線對之位置係交叉字線於多個單元所在位 置。 · 本發明之另一特徵方面包括非揮發性記憶體之特殊結 構。結構包括一片半導體基板、多條字線、多條位元線以 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A7 B7 五、發明説明（3 ) 及多條互補位元線。字線係由基板向外形成，位元線係由 字線向外形成，以及互補位元線也係由字線向外形成。各 互補位元線關聯一條對應位元線而形成多對位元線對，位 元線對之位置可交叉字線於多個單元所在位置。
該結構進一步包括多個電容器以及多個場效電晶體 (FET)。電容器各自包括一片由基板向外隔開的第一導電 板、由第一導電板向外隔開的第二導電板、以及位在第一 與第二板間的鐵墊材料。各個場效電晶體包括第一汲極/ 源極區形成於基板以及第二個共享汲極/源極區形成於基 板。第一及第二汲極/源極區係由基板之一區分開，基板 該區係毗鄰部分對應字線，該部分係作為閘極電極功能。
該結構進一步包括多個位元線電接點、多個電極以及多 個反電極。位元線電接點係延伸於多個場效電晶體之第二 共享汲極/源極區與位元線及互補位元線之對應者間。電 極係延伸於多個電容器之第一板與多個場效電晶體之對應 第一没極/源極區間。多個反電極又各自包括一橫束帶以 及一個反電極電接點。橫束帶由實質平行於基板的多個電 容器之第二導電板之一伸出，且於實質平行於字線方向延 伸。反電極電接點係由多個場效電晶體之第一汲極/源極 區之另一對應區向外延伸，且與該橫束帶電互連。 多個電容器各自連同該對連接至電容器的第一及第二板 之場效電晶體，共同於結構體之對應單元所在位置形成一 個記憶體單元。多個場效電晶體之第二共享汲極/源極區 係於毗鄰場效電晶體間共享，毗鄰場效電晶體係關聯多條 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A7 B7 五、發明説明（4 ) 位元線中之同’ ^條位兀線。田比鄰场效電晶體係位於不同的 記憶體單元。 為求更明白了解本發明以及本發明之其它及進一步特色 及優點，現在參照後文說明連同附圖加以說明，本發明之 範圍係指出於隨附之申請專利範圍。 圖式之簡單說明 圖1為根據先前技藝6 -電晶體CMOS SRAM記憶體單元之 視圖； 圖2為根據先前技藝DRAM型FeRAM單元之視圖； 圖3為根據本發明之2電晶體、1電容器FeRAM單元之示 意圖； 圖4為根據本發明之記憶體結構之一種形式之頂視平面 圖，其中某些隱藏線以實線表示係為了方便舉例說明之 用； 圖5為圖4之記憶體結構沿線V-V所取之剖面圖； ， 圖6為圖4之記憶體結構沿線VI-VI所取之剖面圖； 圖7為根據本發明之記憶體結構包括適當控制及感測電 路之不意圖， 圖8為關聯圖3記憶體單元之多個信號之波前之視圖；以 及 圖9為根據本發明之記憶體單元之說明圖，該記憶體單 元類似圖3所示但係採用BJTs作為開關元件。 發明之詳細說明 現在參照圖3說明根據本發明之記憶體單元100，其配置 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 541534 A7 B7 五、發明説明（5 )
成互連字線102、位元線104及互補位元線106。該單元包括 電容器108，其具有第一板110、第二板112、以及鐵電材料 114位於第一與第二板間。記憶體單元進一步包括第一開關 116及第二開關118。第一及第二開關116、118係與電容器108 之字線102、位元線104、106及板110、112電性互連，且係配 置成當開關116、118藉字線102的控制信號激活時，位元線 104、106共享來自電容器108的電荷。 如圖3所示，開關為場效電晶體（FETs)。但容後詳述，開 關亦可為二元接面電晶體（BITs)。確實任一種適當開關裝 置皆可用於組構根據本發明之記憶體單元。但相信以場效 電晶體為佳。
仍然參照圖3，第一開關116具有控制端120，其係與字線 102電性互連，以及第一導電端122其係與位元線104電性互 連。第一開關116進一步有第二導電端124。第二開關118具 有控制端126其係與字線102電性互連，第一導電端128其係 與互補位元線106電性互連，以及第二導電端130。電容器 108之第一板110可與第一開關116之第二導電端124電性互 連。電容器108之第二板112可與第二開關118之第二導電端 130電性互連。 如所記，開關116、118可由FETs形成。此種情況下，控制 端120、126可為閘極端，以及導電端122、124、128、130可為 没極/源極端。端表示為源極/沒極端，原因在於FETs配置 成可於圖3所示記憶體單元100之任一方向導電。
較佳選擇鐵電材料114，電容器108之大小決定為於READ -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 五 A7 B7發明説明（6 ) 操作期間無需再生操作，及有足量電荷可與位元線104及互 補位元線106共享。鐵電材料可具有介電常數，介電常數可 粗略於由較低值至較高值之範圍。較好較低值為約150。又 較好較高值為約30⑻。較好電容器108具有約略於較低值至 較高值範圍之電容。較低值較好為約30毫微微法拉第。又 較高值較好為約50毫微微法拉第。 任何具有鐵電性質之適當材料皆可用於鐵電材料114。目 前相信有三種不同化合物為較佳；包括：BaTi〇3，SrTi03， 及 Pb(Zr，1Ti)〇3。 現在參照圖7。圖7說明根據本發明形成之非揮發性記憶 體結構，概略標示為200。結構200包括記憶體陣列202。陣 列包括多條字線102及多條位元線104。也包括多條互補位 元線106。各互補位元線106關聯位元線104之對應者而形成 多對位元線對。位元線對交叉字線102於多個單元所在位置 204。須了解為了方便舉例說明，圖7顯示8對位元線對以 及5條字線。又圖7顯示40個單元位置，其中8個位置加標 示。須了解可設置任何預定數目的字線及位元線，俾形成 任何期望數目的單元所在位置。多個前述該型記憶體單元 係位在多個單元所在位置204。 更進一步參照圖7，記憶體結構200包括字元解碼器/字線 驅動器206，其係電性互連多條字線102，以及其係電性配 置成可提供信號給字線102中之一條指定字線，該信號足夠 激活電信互連字線102之該條字線的該等開關116、118。結 構200進一步包括位元線控制器208，位元線控制器係電性 裝 玎
線 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A7 _____ B7 五、發明説明（7 ) 互連多對位元線對’位元線對係由位元線1Q4及互補位元線 106形成。·位元線控制器208又包括位元線選擇器總成21〇其 係配置成選擇位元線對中之指定者，以及多個感應放大器 212，感應放大器係配置成於read操作時感應位元線1〇4與 互補位元線106形成位元線對間的電壓差，以及進一步於 WRITE操作期間，施加大於電介質材料114的矯頑磁電壓之 笔壓差土位元線對。位元線控制器208進一步包括電壓產生 為214 ’遠電壓產生為214關聯多個感應放大器212。電舉產 生备214進步包括充電栗216 ’充電栗適合提供前述高於 矯頑磁電壓的電壓。 仍然參考圖7，若有所需’位元線選擇器總成21〇可包括 多個個別位元線選擇器218，其可呈多工器形式。一種範例 配置中’各多工器之一邊連接至4對位元線對，另一邊連 接土感應放大器212之一。須了解圖7僅顯示二感應放大哭 212以及一位元線選擇器218為方便舉例說明，但可涵括視 需要之多數感應放大器及位元線選擇器。若有所需也可設 置適當貧料輸出裝置220。圖7所述大部分記憶體陣列202之 控制電路為習知電路，例如述於前文Sedra&加池之參考文 獻13.9節956- 965頁，以及其它眾所周知沾參考材料。電壓產 生备214之充電聚216有雙重目的。第一可對鐵電電容器1〇8 提供相對高的寫入電壓；主要提供階函數電壓來克服鐵電 材料114之臨界電壓。進一步須了解隨時讓感應放大器212 開著會浪費電源。如此感應放大器212可於感應操作前預先 充電，換言之，較佳只在透過多工器位元線選擇器218之一 ____ -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541534 A7 B7 五、發明説明（8 ) 而連結至指定位元線對時才導通。與習知DRAM相反，於 READ操作之後無需重新儲存資料，原因在於其係使用鐵電 電容器108。電容器108之電荷將於殘存極化時仍然維持， 因此各個記憶體單元100為非揮發性。
現在參照圖9，圖9顯示類似圖3所示之一型記憶體單 元，但採用BJTs替代FETs。圖9中類似圖3之元件標示以相 同的參考符號，但遞增200。圖9所示單元中，開關316、318 為BJTs，控制端320、326為BJTs之積極端，導電端322、324、 328、330為射極/集極端。如圖9所示，導電端322、328耦合 至位元線304及互補位元線306，導電端322、328顯示為集極 端，而耦合至電容器308之板310、312之導電端324、330分別 顯示為射極端。須了解需有電流於二方向流經BJT開關 316、318，如此開關316、318須以反相模式操作，此處射極 及集極功能顛倒。須了解雖然npn電晶體顯示於圖9，但也 可使用pnp電晶體。須了解於正或反模式使用BJTs為數位邏 輯電路眾所周知例如討論於前述Sedra及Smith之參考文獻第 995-996頁。 須了解圖9所示該型B汀單元也可經由定位適當BJT單元於 每個單元位置204而被結合至圖7所示該型記憶體結構。任 何要求控制電路所做修改對電子業界人士顯然易知。 現在參照圖8說明於本發明之記憶體結構之讀寫操作期 間之各個信號之波前。也須參照圖3及7。圖8之頂波形圖 顯示時脈信號。其次經標示的BL、BLB為位元線及互補位 元線電壓。隨後，經標示的BLS(位元線選擇電壓）用來控 ___-11 -_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541534 A7 B7 五 發明説明（9 制位元線對經由適當多工器218連接至感應放大器212。其 次經標示妁SAEQ為對感應放大器等化位元線及電壓。隨 後，經標示的SAEN為致能感應放大器212之電壓。最後，經 標示的D、D B為輸出資料及互補輸出資料。對BL、BLB及 D、D B而言須了解真正資料出現於頂部而互補資料出現於 底部。
首先，於READ操作期間，電壓於第一縱虛線施加於字線 102，讓開關116、118變成導通。當出現此種情況時，由於 電容器板110、112間的電荷共享，結果位元線及互補位元 線出現逐漸增加的電壓差（或差異電壓）。當BLS電壓高 時，指定位元線對經由多工器218連接至適當感應放大器 212。在此之前，指定感應放大器212經等化而準備用於感 應操作。於感應操作期間，感應放大器將感應且放大差異 信號而提供軌至軌的信號階。當SAEN電壓高時，感應放大 器被關閉，資料及互補資料單純跟蹤位元線資料。於第二 縱虛線之後，感應放大器被感應放大器電壓的走低所激 勵，結果造成最初存在於位元線及互補位元線電壓被放 大，且輸出於資料線及互補資料線。當BLS信號走低時， 因位元線對被解除選擇，故於SAEQ信號影響之下，B L與 BLB之差異返回零。字線也被解除激勵，預定資料於資料 輸出模組220被讀取為D、D B信號。於第三縱虛線，等化 信號被關閉，感應放大器也被關閉，資料信號與互補資料 信號間之差異返回零。然後於第四縱虛線開始寫入操作。 當字線電壓再度升高時，來自電容器之電荷分享造成位元 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A7 B7 五、發明説明（10 ) 線與互補位元線電壓差升高。於WRITE(第四與第五虛線間） 期間，感應放大器首先藉SAEQ等化，然後外側信號充電位 元線。於第五與第六虛線間，介於位元線與互補位元線間 施加大電壓差俾克服電容器板間鐵電材料114之殘磁問題。 BLS信號走高，故此電壓可由充電泵216經由感應放大器施 加至位元線對。SAEN信號走低，故感應放大器212可用來施 加高電壓差。於第五與第六縱虛線間，感應放大器係由 SAEN以生壓電壓供電俾寫至記憶體單元。最後於第六縱虛 線之後，字線電壓走低，隔離位元線及互補位元線與電容 器108。當SAEN信號走高時，位元線不再連接至感應放大 器，感應放大器之内部節點等化。 現在參考圖4、5及6，其顯示根據本發明之非揮發性記 憶體結構之範例形式。該結構包括半導體基板150，多條字 線102形成於基板150外側。也包括多條位元線104形成於字 線102外側，以及多條互補位元線106也形成於字線102外 側。各互補位元線106關聯對應位元線104而形成多對位元 線對。位元線對之位置可交叉字線102於多個單元所在位 置。非揮發性記憶體結構也包括多個電容器108。各個電容 器又包括第一導電板110與基板150之外側隔開，第二導電 板112與第一導電板110外側隔開，以及鐵電材料114係位於 第一與第二導電板110與112間。 記憶體結構進一步包括多個場效電晶體（於圖4標示為152) 形成於基板150。各個場效電晶體152進一步包括第一汲極/ 源極區154形成於基板150，以及第二共享汲極/源極區156也 ___-13-__ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541534 A7 B7 五、發明説明（11 ) 形成於基板L0。第一及第二汲極/源極區154、156藉基板15〇 之區域158分開，區域158係毗鄰部分對應字線1〇2。此部分 字線102係作為閘極電極功能。 也包括多個位元線電接點160，其係延伸於多個場效電晶 體152之第二共享汲極/源極區156與位元線1〇4及互補位元線 106之對應者間延伸。進一步於非揮發性記憶體結構包括多 個電極162，電極162係介於多個電容器1〇8之第一板11〇與多 個場效電晶體152之對應第一汲極/源極區154間延伸。記憶 體結構進一步包括多個反電極164，其各自又包括一條橫束 帶166，橫束帶166係由多個電容器1〇8之第二導電板⑴之 一，實質平行於基板150大致平行於字線1〇2之方向延伸， 以及包括反電極電接點168。反電極電接點係由多個場效電 晶體152之第一没極/源極區154之另一對應區向外延伸，且 電性互連橫束帶166。多個電容器1〇8各自連同該對場效電 晶體152(該對場效電晶體係連結至該特定電容器之第一 及第二板）形成一個記憶體單元於該結構之單元對應位 置。多個場效電晶體152之第二共享汲極/源極區ι56係於場 效電晶體152之毗鄰電晶體間共享，該等場效電晶體係關聯 同一位元線104。但毗鄰場效電晶體152係於不同記憶體單 元0 眾所周知之積體電路製造技術用於形成圖4 _ 6所示之記 憶體結構。基板150例如係由適當p型矽基板製成。汲極/源 極區154、156例如係由經適當攙雜的n +區製成。電極162及 反電極164包括部分166及168例如可由鎢製成。鐵電材料114 ____ -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 541534 五 A7 B7發明説明（12 ) 可為前文討論之任一種材料。電容器108之板110、112例如 為高熔點貴金屬，其穩定且於退火期間不會與鐵電材料反 應。此種材料也須具有低電阻率p。適當材料例如為位元 線104及互補位元線106係由適當金屬如銅或銘或任何其它 適當合意的導電材料製成。字線例如係由多晶矽製成。也 可使用其它適當材料。 前述η +區例如係由擴散形成。適當隔離氧化物如二氧化 矽可用來形成隔離區170。其它絕緣材料如二氧化矽或其它 適當氧化物也可涵括於其餘組件周圍，顯示於172。此種絕 緣172可形成藉字線102形成的場效電晶體閘極之内側絕 緣。 再度須強調，圖4 - 6之記憶體結構可使用習知製造技術 製造，但鐵電材料須沉積於電容器板間。熟諳技藝人士經 由研讀本申請案之說明書及附圖將了解如何達成此項目 έ勺。 單一單元的約略腳印摘示於圖4 174。單元腳印約略為形 成單元的兩個電晶體大小，原因在於電容器係上覆於電晶 體外側。對於0.18微米底面法則之二電晶體而言，該單元 面積約為0.35平方微米。電容器108之物理維度變成相當 小。原因在於今日已知可利用的鐵電材料具有150至3000的 高度介電常數故。材料組成類似於DRAM用於高介電常數 材料的組成。約3 0 - 5 0毫微微法拉第電容典型提供足夠讓 位元線對感測的信號，該位元線對係由位元線104及互補位 元線106形成。任何電容之可操作值皆被視為屬於本發明之 裝 玎
線 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541534 Α7 Β7 五 發明説明（η ) 範圍。 如前述·，任何鐵電材料皆可用作為鐵電材料114。典型材 料具有化學結構式ABO;例如BaTi〇3、SrTi〇3或ΡΖΤ亦即 Pb(Zr，Ti)03。PZT為其中最老的材料，而BaTi〇3及SrTi〇3為目前 最普及的形式。目前相信SiTi03為最佳鐵電材料。 如前述，字線102可由多晶矽製成，其又形成電晶體閘極 區。相信較好（但非必要）字線固定有第二階金屬俾減低電 阻，原因在於多晶矽具相當高電阻性質。基於前文說明， 熟諳技藝人士可選擇適當材料及維度來構成此處所述本發 明之記憶體陣列。 裝
須了解操作時，於寫入操作造成鐵電材料114之極化後， 資料係儲存於各單元電容器108之板110、112間。如前述， 比較氧化矽或氮化矽材料製成的電容器，鐵電材料之高介 電常數允許電容器佔據極小面積。又，電容器材料之高介 電常數可讓足量電荷儲存於電容器俾於讀取操作期間讓位 元線104與互補位元線106共享。只要並無臨界電場施加於 鐵電材料114之反向方向，無需外部施加電壓即可維持殘存 極化，如此允許以非揮發性低電力消耗儲存資訊。開關裝 置116、118於選定特定位元位址時，允許資料傳遞給位元 線及互補位元線，同時當該位址未經選定時，也可防止於 特定單元之資料劣化或漏失。 又如所記，當需要反向單元極性時，寫入操作需要初步 較高電壓短脈波通過感應電路之供應器，原因在於需要臨 界電壓（臨界極化）來逆轉電容器108之鐵電材料114之極化。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541534 A7 B7 五 發明説明（14 不似DRAM，由於使用鐵電電容器，故於讀取操作後無需 重新儲存資料。如前述，可設置充電泵216於電壓產生器 214俾產生高電壓寫入資料脈波。
雖然已經說明目前相信為本發明之較佳具體實施例，熟 諳技藝人士可未悖離本發明之精髓對本發明做出多種變化 及修改，以及申請專利範圍涵蓋全部此等落入本發明範圍 之變化及修改。
-17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 々、申請專利範圍 1. 一種配置用以互連一字線、一位元線以及一互補位元線 之記憶體單元，該單元包含·· (a) —電容器，其具有一第一板、一第二板、以及鐵 電材料位於該第一板與第二板間； (b ) —第一開關；以及 (c ) 一第二開關；其中： 該第一及第二開關係電互連電容器之字線、位元線及 板，且開關係配置成當開關藉字線上的控制信號激活 時，致使位元線共享來自電容器的電荷。 2. 如申請專利範圍第1項之單元，其中： 該第一開關具有一個控制端其係電互連字線，一第一 導電端其係電互連位元線，以及一第二導電端；該第二開關具有一個控制端其係電互連字線，一第一 導電端其係電互連互補位元線，以及一第二導電端； 該電容器之第一板係電互連第一開關之第二導電端； 以及 該電容器之第二板係電互連該第二開關之第二導電 端。 3. 如申請專利範圍第2項之單元，其中該開關包含FETs， 該控制端包含閘極端，以及該導電端包含汲極/源極 端。 4. 如申請專利範圍第2項之單元，其中該開關包含BJTs，該 控制端包含基極端，以及該導電端包含射極/集極端。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A8 B8 C8^ 由i杳直4丨1 β1 _ __位儿線及互補位元線分享而無需再生。 U料以 荷可由 6·如申凊專利範圍第1項之單元，其中： 該鐵電材料具有由較低值至較高值範圍之介電^ 該較低值為約15〇;以及 吊文’ 該較高值為約3〇〇〇。 7. 如申請專利範圍第1項之單元，其中·· 該電容器具有約略由較低值至較高值範圍之電容· 該較低值為約30毫微微法拉第；以及 谷’ 該較高值為約50毫微微法拉第。 8. 如申請專利範圍第i項之單元，其中該鐵電材料包今 列之至少一者： 匕s下 BaTi03，SrTi〇3，及 pb(Zr Ti)〇3。 9·如申請專利範圍第！項之單元，其中該單元具有腳印面 積約為0·35平方微米。 10· —種非揮發性記憶體結構，其包含： (a)多數字線； (b )多數位元線； (c) 多數互補位元線，該互補位元線各自關聯於位元 線之對應者而开〉成多數位元線對，該位元線對之位$仏 交叉竽線於多個單元所在位置；以及 、 (d) 多個記憶體單元係位在多個單元所在位置，^己广 體單元各自又包含： " 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 541534 A B c D 六、申請專利範圍 (d-l) —電容器，其具有一第一板 '一第二板、以 及鐵電材料位於該第一板與第二板間； (d - 2) —第一開關；以及 (d-3)—第二開關； 其中： 該第一及第二開關係電互連電容器之®比鄭字線、©比鄰 位元線對及板，且開關係配置成當開關藉字線上的控制 信號激活時，致使毗鄰位元線對共享來自電容器的電 荷。 11. 如申請專利範圍第1 0項之記憶體結構，其中： 該第一開關具有一個控制端其係電互連毗鄰字線，一 第一導電端其係電互連毗鄰位元線對之位元線，以及一 第二導電端； 該第二開關具有一個控制端其係電互連毗鄰字線，一 第一導電端其係電互連毗鄰位元線對之互補位元線，以 及一第二導電端； 該電容器之第一板係電互連第一開關之第二導電端； 以及 該電容器之第二板係電互連該第二開關之第二導電 端。 12. 如申請專利範圍第1 1項之記憶體結構，其中該開關包含 FETs，該控制端包含閘極端，以及該導電端包含汲極/ 源極端。 13. 如申請專利範圍第1 1項之記憶體結構，其中該開關包含 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）541534 A B c D 六、申請專利範圍 舞’該控制端包含基極端，以及該導電端包含射極/集 14·如申請專利範圍第1〇項之記憶體結構，其中選擇該鐵電 2料以及決定電容器之大小’讓讀取操作期間有足量； 荷可由®比鄭位元線對共享而無需再生。 15.如申請專利範圍第1 0項之記憶體結構，其中： 該鐵電材料具有由較低值至較高值範圍之介電常數； 該較低值為約150 ;以及 該較高值為約3〇〇〇。 裝 16·如申請專利範圍第1 0項之記憶體結構，其中： 該記憶體單元各自之電容器具有約略由較低值至較高 值範圍之電容； Χ μ 該較低值為約3 0毫微微法拉第；以及 該較高值為約5 〇毫微微法拉第。 17.如申請專利範圍第丨〇項之記憶體結構，其中該鐵電材料 包含下列之至少一者： BaTi03 ’ SrTi〇3，及 Pb(Zr，Ti)〇3。 18·如申請專利範圍第1 〇項之記憶體結構，其中該單元各自 具有腳印面積約為0.35平方微米。 19.如申請專利範圍第1 〇項之記憶體結構，其進一步包各： (e) —字解碼器/字線驅動器，其係電性互連多條字 線，以及其係電性配置成提供信號給字線之指定者，該 信號足夠激活與字線電性互連之該等開關；以及 (f) 一位元線控制器，其係與多數位元線對電性互 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541534 A B c D 六、申請專利範圍 連，該位元線控制.器又包含： (f- 1) 一位元線選擇器總成，其係配置成選定位元 線對之指定者；以及 (f- 2)多數感應放大器，其係配置成感應位元線對 間於READ操作之電壓差，以及於WRITE操作期間施加 大於該電介質材料之矯烷磁電壓之電壓差至該位元線 對。 20. 如申請專利範圍第1 9項之記憶體結構，其中該位元線控 制器進一步包含一個關聯多數感應放大器之電壓產生 器，該電壓產生器具有一個適合提供高於矯燒磁電壓之 電壓的充電系^。 21. —種非揮發性記憶體結構，其包含： 一半導體基板； 多數由基板向外側形成之字線； 多數由字線向外側形成之位元線； 多數由字線向外側形成之互補位元線，互補位元線各 自關聯於對應之位元線而形成多數位元線對，該位元線 對之位置係交叉字線於多個單元所在位置； 多數電容器，各電容器又包含： 一片由基板向外側隔開之第一導電板； 一片由第一導電板向外側隔開之第二導電板；以及 一種位在第一板與第二板間之鐵電材料； 多數形成於该基板之場效電晶體’各個場效電晶體又 包含： 一個形成於該基板之第一汲極/源極區；以及 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）541534 A B c D 六、申請專利範圍 一個形成於該基板之第二共享沒極/源極區，該第 一與第二汲極/源極區係藉該基板毗鄰對應字線部分 的一區隔開，該部分係作為閘極電極供應； 多個位元線電接點，該多數位元線電接點係延伸於 多數場效電晶體之第二共享汲極/源極區與對應位元 線及互補位元線間； 多數電極，該多數電極係延伸於多數電容器之第一 板與多數場效電晶體之對應第一沒極/源極區間；以 及 多個反電極，多數反電極各自又包含： 一橫束帶，其係由多數電容器之第二導電板之一延 伸，該橫束帶係實質平行於基板於實質平行於字線方 向延伸；以及 一反電極電接點，其係由多數場效電晶體之另一對 應第一汲極/源極區延伸，且係電性互連橫束帶； 其中： 多個電容器各自連同該對連接於電容器之第一板及第 二板之場效電晶體，共同形成一個記憶體單元於該結構 體之對應單元位置；以及 多數場效電晶體之第二共享汲極/源極區係於毗鄰場 效電晶體間共享，該毗鄰場效電晶體係關聯於同一條位 元線，該毗鄰場效電晶體係位於不同的記憶體單元。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |