TW523665B - Output drivers preventing degradation of channel bus line in a memory module equipped with semiconductor memory devices including the output drivers - Google Patents

Description

523665 A7 B7 五、發明說明（ 發明背景 1 ·發明領域 本發明與半導體記憶體裝置相關，且更特定地説，與輸 出驅動器’其當多數半導體記憶體裝置連接到通道匯流排 線時，防止記憶模組中通道匯流排線效能的劣化。 2 ·相關技藝之描述 記憶體裝置的效能通常取決於輸入/輸出資料速率，即 。己丨思fa裝置的頻寬。頻寬可以藉由增加平行輸入/輸出資 料位7L的數目或是增加存取速度或速率而增加。延伸資料 輸出動態隨機存取記憶體（ED〇 DRAM)和同步動態隨機存 取記憶體（SDRAM)爲具代表性的記憶體裝置，其包括大量 的平行輸入/輸出資料位元用以提供高頻寬。Rambus動態 P思機存取屺f思姐（RDRAM)爲具代表性的記憶體裝置，其使 用快速存取操作以提供高頻寬。對於11]〇]^八]^來説，資料 輸入/輸出規則如xl6或是χ18定義了資料(DQ)腳的數目且 控制從RDRAM同時讀出或寫入的資料量。典型的證倾 可：在1·25奈米輸出兩個位元組的資料(換言之，以_ μ 赫兹的速率）且在八個週期内輸出16個卩元組的資料。在 内部，RDRAM-hx速率1G()MHz執行輸人/輸出操作在 或是144(xl44)位元的資料上。所以，RD副在 窝入的操作期間，藉由序列至平行的預先擷取方法，多工 解訊或是結合8組16_位元的輸入資料値至128個内部位元 的資料，且在讀取期間，获士伞广 . 、丄夕 間和由千仃至序列的預先擷取方 法’ ^工12 8内部位7^的资刹·石1 a /上-a人 ]貝村至1 6位疋輸出資料値。 -4 - (請先閱讀背面之注意事項再填寫本頁) --------^---------^ . 經濟部智慧財產局員工消費合作社印製 ‘紙張尺度適用中關家標準（CNS)A4規格（21〇 x 297公釐 經濟部智慧財產局員工消費合作社印製 523665 Α7 Β7 五、發明說明（2 ) 如圖1所示，傳統的Rambus模組5包括多數的RDRAM 1 1 至1 4共享通道匯流排線。特別地，每個RDRAM的DQ腳（圖 1的DQAO到DQA7，DQBO到DQB7 )連接到Rambus模組5的 匯4非爹泉 C一DQAO 到 C—DQA7 ， C—DQBO 到 C—DQB7 。在 Rambus模組5，Rambus記憶體控制器（RMC) 1 0經由通道匯 流 4非，線 C—DQAO 到 C—DQB7 與 RDRAM 1 1 到 1 4 通 。爲了 達成Rambus模組5的高頻寬，通道匯流排線C—DQAO到 C一DQB7必須具有信號整合特性，其滿足一種形式的輸入/ 輸出，稱爲Rambus信號準位（RSL)。爲了達成需要的 RSL，在RDRAMs 1 1到1 4的輸出驅動器調整輸出電阻値 I以維持輸出電流在適當的範圍内且必須根據溫度的 改變，控制或調整輸出資料的爬升率（slew rate)。 圖2顯示RDRAMs 1 1到1 4的輸出驅動器2 1到2 4，其連 接到一通道匯流排線C_DQAO。 參考圖2，輸出驅動器2 1到2 4回應輸出驅動器致能信號

Vgatel到VgateN且從DQAO的記憶體資料DATA1到DATAN 阻礙在RDRAMs 1 1到1 4中。圖1的Rambus記憶體控制器 在回應控制信號和裝置識別，同時啓動輸出驅動器致能信 號Vgatel到VgateN。另一方面，只有一個經選擇的 RDRAM(例如，1 1 )來的記憶體資料（例如，DATA1 )，在 記憶體資料DATA1到DATAN中被啓動。因此，當rdram 1 1被選擇時，輸出驅動器2 1和記憶體資料DAT A1控制在 通道匯流排線C JDQAO上的信號準位。 電晶體Μ11，M21，M3 1，…，MN1因應輸出驅動器致能 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------费--------1Τ--------- (請先閱讀背面之注意事項再填寫本頁) 523665 A7 B7 五、發明說明（4 行，期信號時，選擇區塊的記憶體單元資料經由第—和第 二電晶體傳送到資料輸人/輸出線。最好在未被選擇區塊 中的輸出驅動器之第二電晶體是關閉的。 根據本發明的另一具體實施例，記憶模組包括具有多數 區龙的口己L'月且單元之半導體記憶體裝置。區塊經由對應的 輸出驅動器傳送資料到輸入/輸出線。記憶模組尚包括共 莩的通道匯流排線且連接到半導體記憶體裝置的資料輸入 /輸出線。當半導體記憶體裝置裡的某一區塊被選擇時， 選擇的區塊經由選擇區塊的輸出驅動器傳送資料到通道匯 流排，。在回應選擇此區塊的行週期信號，每個這些輸出 驅動器都會啟動。在半導體記憶體裝置中，其包括共享通 运匯流排線的區塊，連接到通道匯流排線的輸出驅動器全 部關閉。在記憶模組的半導體記憶體裝置中，每個輸出 動器包括一個第一電晶體和一個第二個電晶體。第一電 體連接到參考電壓且回應記憶體單元資料。第二電晶體 應行週期信號或是包括有關資料輸入/輸出線特性的 資訊之讀取控制信號，選擇性地連接第一電晶體到輸入/ 輸出線。 如上所述，根據本發明，一個存取操作於每個通道匯流 排線僅打開輸出驅動器的第二電晶體。因&，輸出驅動器 避免增加通道匯流排線的電容，允許資料在通道匯流排線 上傳輸而沒有通道匯流排線信號特性的劣化。 圖式簡述 本發明之上述方面和優點將會藉由參照附圖詳細地描述 驅 訂 曰印 回 正 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7

523665 五、發明說明（5 ) 其車父佳的具體貫施例而變得更明顯，其中： 圖1爲圖説明具有Rambus動態隨機存取記憶體（rdram) 共子通道匯流排線的Rambus模組。 圖2爲圖説明在RDRAM中傳統的輸出驅動器連接到一通 道匯流排線。 圖3爲概要圖説明圖1 RDRAM中的區塊；且 圖4爲詳細圖説明根據本發明具體實施例的一個輸出驅 動器。 不同圖中相同參考符號的使用表示相似或是相同的項 目。 本發明的詳細描述 本發明與記憶體系統如Rambus動態隨機存取記憶體 (RDRAM)相關。特別地，本發明與驅動器，其連接到在 Rambus模組中由多數的RDRAM所共享的通道匯流排線相 關。 如上所提到，圖1説明Rambus模組5的構造，其具有多數 的RDRAMs 11到1 4的X16輸入/輸出規則。一本發明的具體 實施例爲Rambus模組5，其中RDRAM 1 1到1 4具有根據本 發明的驅動器，進一步如下所述。 圖3概要地顯示裝載在圖1 Rambus模組5上的RDRAM之 一的内部區塊。在此描述的説明具體實施例中，Rambus模 組5包括8個RDRAM ’但是這樣的Rambus模組可以包含多 於或是少於8個RDRAM。 每個RDRAM通常包括多數的排（bank)在列的方向和許多 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ill-------f--------tr---------#♦ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 523665 A7 一 B7 五、發明說明（6 ) 的DQ區塊，其共享一群組的資料線在排的行方向上。圖3 所示的RDRAM 1 1包括兩個DQ區塊組DQA和DQB。每個 DQ區塊組DQA和DQB包括八個DQ區塊。即DQ區塊組DQA 和DQB分別地包括DQ區塊DQAO到DQA7和DQBO到 DQB7。從每個DQ區塊DQAO到DQA7和DQBO到DQB7來的 8個資料線藉由管線的方法經由介面邏輯區塊（沒有顯示） 而連接。從每個DQ區塊組DQA和DQB提供的資料線數目 和DQ區塊的數目隨著rdram的記憶體構造而有所變化。 從每個DQ區塊DQAO到DQB7的8個資料線連接到個別的 資料暫存器3 0到3 3。爲了方便説明，圖3僅顯示與Dq區 塊DQAO到DQA7和DQBO到DQB7相關1 6個資料暫存器中 的四個。資料暫存器3 〇到3 3回應行週期信號 COLCYC<7:0>&相對應的資料線儲存資料値。一解碼器 20 ，其結合時脈致能信號CKE和内部哼脈信號 CK—func<2:0>產生行週期信號C〇LCYC<7:〇>。時脈致能信 號疋k遴輯區塊而來（沒有顯示），其傳輸和讀/寫裝置識 別和行採作封包，兩者皆從圖i的Rambus$憶體控制器提 供。每個8仃週期信號COLCYC<7:〇>都對應於在區塊群 組DQA的一個區塊和在DQ區塊群組DQB的一個區塊。因 此，回應一個行週期，例如，信號C〇LCYC<〇>，從兩個 DQ區塊DQA0和DQB〇的資料儲存在分別的資料暫存器3〇 和3 2。 每個16個資料暫存器都連接到分別的“個管線之—。 圖3只顯示管線40、41、42和43，其連接到分別的資料 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) _ -9- 經濟部智慧財產局員工消費合作社印製 523665 A7 ____________B7_____ 五、發明說明（7 ) 暫存斋30、31、32和33。在兩個資料暫存器3〇和32回 應行週期信號(：〇1^丫(：<0>而接收資料之後，兩資料暫存 器3 0和3 2傳送資料位元到管線4 〇和4 2。管線4 〇和4 2回 應時脈仏號（沒有顯示），在一個傳輸操作之中循序地傳送 資料從每個階段到相繼的階段。管線4 〇和4 2分別地經由 輸出驅動器5 0和5 2傳輸輸出資料DATA到通道匯流排線 C一DQA0和C—DQB0。因此，一個RDRAM ! !輸出兩個資料 位元，一個位元施於每個通道匯流排線c—dqa〇和 C—DQB0 〇 圖1剩下的RDRAM 1 2到1 4執行相似的輸出操作以驅動 資料信號在剩餘的通道匯流排線上。在每個rDRAM 1 2到 1 4中選擇不同於RDRAM丨丨的兩個Dq區塊使得每個 RDRAM傳送資料到不同對的通道匯流排線。因此，8個 RDRAM傳送到所有丨6個匯流排線c—DQA〇到c—dqa7和 C—DQB0到C—DQB7。所以，此操作遵守χ丨6資料輸入/輸 出的規定。這樣的操作在此稱爲交互穿插裝置模式。 圖3的RDRAM 1 1之輸出驅動器5 〇和5 i顯示在圖4。如 上所提到，輸出驅動器50和51分別地連接到區塊DQA(^p D(^Aj。每個輸出驅動器5〇或51包括通道控制器㈧或“ 和最後階段7 0或7 1。分別的輸出驅動器5 〇和5丨的每個最 後階段70和7 1的結構都與如圖2所示的輸出驅動器2丨的結 構相同。更特足地説，區塊DQA〇的資料Data_a〇和區塊 DQA7的資料DATA—A7分別地施於第一電晶體Mi 2—A〇和 M12一A7上。在DQA區塊中，只有一個選擇的DQ區塊 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)'"----- --------^---------Μ (請先閱讀背面之注音？事項再填寫本頁) 523665 A7 B7 五、發明說明（8 ) DQAO的資料，例如DATA_AO，經過運算。此可以從下述 事實看到：從DQ區塊DQAO到DQA7的資料回應行週期信 號COLCYC<7:0>，其輸出經由相關的資料暫存器和管線， 其參照圖3所述。 通道控制器6 0和6 1回應輸出驅動器致能信號Vgatel、行 週期信號COLCYC、讀取調整信號READ—EN、時脈致能信 號CKE和電流控制信號CCNTL，分別地選擇性地產生通道 致能信號envgO和envg7。在圖1的RDRAM 1 1到1 4輸出驅 動器致能信號Vgatel反應從圖1之Rambus記憶體控制器1 0 來的控制信號和裝置識別，同時地啓動，就如同在傳統的 RDRAM中一樣。讀取調整信號READ—EN包含輸出驅動器 的校正資訊。當回應校正命令時，輸出驅動器的校正根據 溫度的改變調整輸出驅動器的爬升速率。電流控制信號 CCNTL是用於校正命令，其維持輸出電流（I0L)在適合於 Rambus信號準位（RSL)的適當範圍。 在區塊DQAO的輸出驅動器5 0的通道控制器6 0傳送讀取 調整信號READ_EN或是從和（AND)操作在行週期信號 COLCYCXO〉和讀取調整信號READ一EN上所得到的信號當 作通道致能信號envgO，其反應時脈致能信號CKE。更特定 地説，回應時脈致能信號CKE，多工器（MUX) 8 0選擇讀取 調整信號READ_EN或是從AND操作在行週期信號 COLCYC<0>矛口 1賣取調整信號READ—ΞΝ上所得到的信號。 而MUX 8 0傳送選擇的信號到校正處理器9 0。 校正處理器9 0根據電流控制信號CCNTL的値控制輸出驅 -11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) • -------丨訂---------線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 523665 A7 B7__ 五、發明說明（9 ) 動器5 0的驅動能力。如上所提到，驅動能力的控制可以補 償通道線的信號特性之改變，其因，例如，溫度而改變。 合適的電流控制電路進一步描述在美國申請專利案第 6,009,489號，其藉此併入參考其全體。 當回應邏輯高準位時脈致能信號CKE，選擇從AND操作 在邏輯高準位的行週期信號COLCYC<0>和讀取調整信號 READ—EN上所得到的信號，邏輯高準位傳送到校正處理器 9 0，且校正處理器9 0啓動通道致能信號envgO。校正處理 器9 0施通道致能信號envgO於第二電晶體Ml 1_A0，因此打 開第二電晶體Ml 1—A0。另一方面，當行週期信號 COLCYC<0>啓動時，行週期信號C0LCYC<7:1>停止啓 動，除了區塊DQA0之外DQA區塊之所有輸出驅動器（包括 輸出驅動器5 1 )和從AND操作在行週期信號C0LCYC<7:1> 和讀取調整信號READ_EN上所得到信號，都有邏輯低準 位。因此，即使時脈致能信號CKE的啓動導致選擇了從 AND操作在行週期信號C0LCYC<7:1>和讀取調整信號 READ_EN上所得到信號，所有白勺通道致能信號（包括信號 envg7 )除了信號envgO都停止啓動至邏輯低準位，因此關 閉包括Ml 1_A7和通道致能信號所施於的第二電晶體。 因此，在區塊群組DQA，只有連接到區塊DQA0，由行 週期信號COLCYC<0〉所選擇之通道致能信號envgO啓動， 而從區塊DQA0的資料DATA—A0，其控制第一電晶體 M12—A0，經由第二電晶體Ml 1—A0傳送到通道匯流排線 C—DQA0。以同樣的方式，在區塊群组DQB，只有圖3之區 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------^ IAWI (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 523665 A7 __B7____ 五、發明說明（1C)) 塊DQBO的通道致能信號envgO (沒有顯示），其由行週期信 號COLCYC<0>所選擇，啓動，因此，從區塊DQB0的資料 傳送到通道匯流排線C_DQB0。 相似的操作在圖1剩餘的RDRAM 1 2到1 4於每個RDRAM 只啓動兩個電晶體（Ml 1)和每個通道匯流排只啓動一個電 晶體（Ml 1)。特別地，在每個RDRAM 1 2到1 4，因應行週 期信號C0LCYC<7:1>其中之一，別於信號envgO之通道致 能信號啓動，藉由其選擇不同於在RDRAM 1 1選擇的區塊 之兩個區塊。結果，Rambus模組中的8個RDRAMs傳送資 料到1 6個通道匯流排線，遵守X 1 6資料輸入/輸出規則。 例如，當在RDRAM其中之一選擇區塊DQA0，在該 RDRAM在信號envgO SiJ envg7中，通道致能信號envgO選擇 性地啓動，連接該DRAM以驅動通道匯流排線C—DQA0。 在上述例子中，在圖2的RDRAM 1 1到1 4的通道致能信號 envgO之中只有通道致能信號envgO啓動，而連接到通道匯 流排線C—DQA0的唯一導通電晶體是在RDRAM 1 1中。剩 餘RDRAM 1 2到1 4的通道致能信號envgO停止爷動，在 RDRAM 1 2到1 4中的電晶體並沒有如傳統RDRAM同樣增 加電容在通道匯流排線C_DQA0。 在傳統的RDRAM模組，輸出驅動器致能信號Vgatel， Vgate2，. · ·，和VgateN，其同時啓動，打開第二電晶體 Μ11，M21，M3 1，…，和MN1導致電容的增加，因此劣 化了如圖2所示的通道匯流排線c_DQA0。在本發明中， 圖2中的通道致能信號envg〇只在一個RDRAM啓動，例 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 523665 A BCD _號專利申請案 專利範圍修正本（91年4月) 、^1^參利範圍 1· 一種在半導體記憶體裝置中之輸出驅動器，該半導體 記憶體裝置包括多個區塊的記憶體單元，其中一個第 一區塊經由輸出驅動器傳輸資料到資料輸入/輸出線， 該輸出驅動器包括： 一第一電晶體連接到參考電壓，其反應從第一區塊 來的資料； 一第二電晶體介於第一電晶體和資料輸入/輸出線之 間；和 一控制器連結用以控制第二電晶體，該控制器操作 在第一模式時，該第二電晶體回應選擇第一區塊之行 週期信號，其中當該第二電晶體回應行週期信號時， 從第一區塊的資料經由該第一和第二電晶體傳輸到資 料輸入/輸出線。 2. 如申請專利範圍第1項之輸出驅動器，其中當一第二區 塊選擇為資料輸出時，控制器停止啟動該第二電晶 體。 3. 如申請專利範圍第1項之輸出驅動器，其中當該第二電 晶體回應讀取控制信號時，該控制器啟動該第二電晶 體，且從該第一區塊的資料經由第一和第二電晶體傳 輸到資料輸入/輸出線。 4·如申請專利範圍第1項之輸出驅動器，其中控制進一步 操作在第二模式中，其為該第二電晶體回應包含有關 資料輸入/輸出線特性的校正信號之讀取信號。 5.如申請專利範圍第4項之輸出驅動器，其中該控制器包 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   /多工器，其反應一時脈致能信號而選擇性地傳輸該 行週期信號和該讀取控制信號其中之一至該第二電晶 體之閘極。 6·如/請專利範圍第4項之輸出驅動器，其中該資料輸入 /輸出線之特性包括輸出電流（i〇l)特性，用以調整資料 輻入/鈿出線之仏號準位和溫度特性（ΤΜΙΝ/ ΜΑχ)，以 根據溫度變化調整輸出驅動器之爬升率。 7· 一種記憶模組，包括： 多個半導體記憶體裝置，每個半導體記憶體裝置包 括多個區塊的記憶體單元和對應於區塊之多個輸出驅 動器，而區塊經由輸出驅動器傳輸資料； 通道匯流排線由資料輸入/輸出線共享，其中·· 在一個半導體記憶體裝置中，選擇區塊的資料經由 相對應的輸出驅動器傳送到匯流排線其中之一，其回 應選擇此區塊之行週期信號而啟動，且經由資料輸入/ 輸出線其中之一，而在其餘共享通道匯流排線之半導 體記憶體裝置中，輸出驅動器全部停止啟動，其中： 每個輸出驅動器包括： 一第一電晶體連接到參考電壓，其反應記憶體單元 資料；和 一第二電晶體用以回應行週期信號或是包含關於資 料輸入/輸出線特性之校正信號之讀取控制信號而選擇 性地連接到第一電晶體至資料輸入/輸出線。 8.如申請專利範圍第7項之記憶模組，其中當該第二電晶 -2· 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公董) 523665 1% up A8 B8 C8 D8 +誚#利範圍 體回應讀取控制信號時，在該等區塊中輸出驅動器之 弟二電晶體同時啟動，而所選擇之該區塊的記憶體單 元資料經由該第一和第二電晶體傳輸到該資料輸入/輸 出線。 9.如申請專利範圍第7項之記憶模組，尚包括一多工器， 其用以反應一時脈致能信號以選擇性地傳輸該行週期 信號和該讀取控制信號其中之一至第二電晶體之閘 極。 10·如申請專利範圍第7項之記憶模組，其中該資料輸入/ 輸出線之特性為調整資料輸入/輸出線之信號準位之輸 出電流（I0L)特性和根據溫度變化調整輸出驅動器爬升 率之溫度特性（TMIN/MAX)。 11· 一種半導體記憶體裝置，包括： 多個的輸出驅動器；和 多個區塊的記憶體單元，其對應於並且分別連接到 多個輸出驅動器，其中每個區塊傳輸資料到經過相對 應的輸出驅動器，其中 每個輸出驅動器包括： 一第一電晶體連接到參考電壓，其反應從相對應區 塊來的資料； 一第二電晶體連接到第一電晶體；和 一個控制器連接而控制該第二電晶體，該控制器操 作在第一模式時’该第二電晶體回應用以選擇相對應 該輸出驅動器之區塊之行週期信號且操作在第二模式 -3- 523665 之心i 一”胆·回應包含有關連接到該第二電晶體 木貝ϋ輸人/輸出線特性的校正資訊之讀取信號，其中 二！：電晶體回應行週期信號時，從相對應區塊來 +1料仏由邊第—和第二電晶體傳輸到該資料輸入/輸 出線。 、申=專利範圍第1 1項之半導體記憶體裝置，其中該 制器V止啟動在未選擇區塊中的輸出驅動器之第二 電晶體。 13·如申請專利範圍第η項之半導體記憶體裝置， 了中田凌第一私θ曰體回應讀取該控制信號時，該控 制器同時啟動該輸出驅動器之第二電晶體；且 曰當所選擇的DQ區塊之單元資料經由該第一和第二電 曰印傳輸到該資料輸入/輸出線時，每個控制器分別啟 動相關的第二電晶體。 14·如申叫專利範園第丨丨項之半導體記憶體裝置，每個控 制恭包含一多工器，其回應一時脈致能信號，選擇性 ，傳輸該行週期信號和該讀取控制信號其中之一至該 第二電晶體之閘極。 15.如申清專利範圍第1 1項之半導體記憶體裝置，其中該 資料輸入/輸出線之特性包括輸出電流（i〇l)特性，其用 以调整資料輸入/輸出線之信號準位和溫度特性 (TMIN/ MAX)，以根據溫度變化調整輸出驅動器之爬升 率。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐)