TW519741B - Microelectronic packages and packaging methods in which second microelectronic substrates are oriented relative to first microelectronic substrates at acute angles - Google Patents

Microelectronic packages and packaging methods in which second microelectronic substrates are oriented relative to first microelectronic substrates at acute angles Download PDF

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519741 A7 B7 五、發明説明（ 發明領域 本發明有關微電子裝置及其製造方法，尤其，有關微電 子封裝與封裝方法。 發明背景 在封裝如積體電路（也稱為積體電路晶片或簡稱為晶片）之 微電子裝置於印刷電路板上，或是其他積體電路電路裝配 (mounting)之基板時，該等積體電路通常以平行並面對 (facing)該印刷電路板之方式來裝配，使得該積、體電路的 一面鄰接該印刷電路板的一面。此種封裝技術可以允許在 該等積體電路與該印刷電路板間提供大數量之輸入/輸出連 接，特別是在使用焊球點技術時，其可以用焊球點連接來 覆蓋該等積體電路的整個面。然而可惜的是，此，種封裝技 術可能限制該封裝密度，因為該等積體電路晶片之大型 面，係鄰接該印刷電路板的面裝配。還有，由於在該印刷 電路板上的内連線等相當長，此種封裝技術可能限制該等 積體電路的速度。 為了增加晶片在該印刷電路板上的封裝密度，已然有三 次元封裝技術提出，其中該等晶片垂直裝配於該電路板 上，使得一晶片邊緣鄰接該電路板的面上。見Henle等人的 美國專利，序號4,266,282 Vertical Semiconductor Integrated Circuit Chip Packaging ; Carson 等人之美國專利，序號 5,347,428 Module Comprising IC Memory Stack Dedicated to and Structurally Combined with an IC Microprocessor Chip ； 以及Carson等人之美國專利，序號5,432,729 Electronic 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 519741 A7 _B7 五、發明説明（2~~) —
Module Comprising a Stack of IC Chips Each Interacting with an IC Chip Secured to the Stack。在該等專利中，使用 焊球點技術將積體電路晶片的該等邊緣與基板連接，而不 是將面等與基板連接。可惜的是，一邊緣至面的連接可能 有困難，及/或製作成本高。 還有，在使用焊球點技術來連接一三次元之封裝，製作 該焊球點以橋接一基板與另一基板可能很困難。尤其，要 形成延伸超過一晶片的邊緣之焊接可能有困難，、因為將該 晶片切割（sawing)或是切塊（dicing)的操作，可能拆除或是 損壞延伸超過該晶片邊緣之焊接。還有，在迴（reflow)焊 時，已知焊球在一接觸點會成為一球或是部分球的形狀。 因此，在一三次元封裝中，可能不容易將一接觸點上之焊 r 1 球延伸至另一接觸點上。甚至若將焊球放置在三次元封裝 中之一對鄰接之接觸點上，可能不容易使該迴焊球接合， 不如（rather than)形成獨立之焊球點。 在三次元微電子封裝中，使用焊球技術以連接一三次元 封裝之一主要優點，描述於本發明者Rinne等人之美國專利 5,793,1 16 Microelectronic Packaging Using Arched Solder Columns，其揭示的内容在此以提及的方武併入本文中。如 在該專利中所描述，一微電子封裝可以擴大一基板上之焊 球點而形成，藉之延伸至與一第二基板接觸，並藉之形成 一焊球連接。尤其，一第一微電子基板係相對一第二微電 子基板導向，使得該第二微電子基板的一邊緣與該第一微 電子基板鄰接。該等第一及第二微電子基板之一包括複數 -6- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 519741 A7 B7 五、發明説明(I~~) 個焊球點於其上，鄰接該第二微電子基板的邊緣。該等複 數個焊球點擴大，以延伸及接觸該等第一與第二微電子基 板之另一基板。 在以上所描述之Rinne等人之美國專利5,793，116中，複數 個焊球點可以從一鄰接該焊球點之拉長、狹窄含焊料之 區，藉由迴焊額外之焊料的方式來擴大至該焊球點。此區 也可以被稱為一焊料槽（solder reservoir)。從該拉長之含焊 料區的表面張力，可以致使該焊料從該拉長之含捍料區流 入該焊球點，藉之擴大該焊料點的體積，並使之延伸並接 觸另一基板。該等複數焊料球可以形成於鄰接該基板邊緣 之該第二微電子基板。該等焊球點可以橫向延伸過該第二 微電子基板的邊緣，藉之接觸該第一微電子基板。該等焊 球點可以從一鄰接該焊球點之拉長、狹窄焊料區，藉由迴 焊額外之焊料的方式，來延伸至該等複數個焊球點。如 此，焊球點可以用來橋接一縫隙（gap)，以延伸並接觸一鄰 接點。 此突破之技術也描述於本發明者Rinne等人之美國專利 5,892,179 Solder Bumps and Structures for Integrated Redistribution Routing Conductors ;本發明者 Rinne 等人之 美國專利 5,963,793 Microelectronic Packaging Using Arched \.
Solder Columns，以及本發明者Rinne等人之美國專利 5,990,472 Microelectronic Radiation Detectors for Detecting and Emitting Radiation Signals中。以上專利等在此以提及 之方式併入本文中。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 發明概要. 根據本發明之具體實施例的微電子封裝包括一第一微電 子基板、一第二微電子基板，其相對該第一微電子基板以 一，角導向、及位於該等第一與第二微電子基板間的複數 個第一焊球點，鄰接該第二微電子基板之一邊緣，其（以電 子式或疋機械式）將該第二微電子基板連接該第一微電子基 板，並且都侷限於該第二微電子基板的邊緣之内。該第二 微電子基板的邊緣係鄰接該銳角的頂點。 在其他之具體實施例等中，也可以提供一第三微電子基 板於該第一微電子基板上，其與該第二微電子基板橫向重 噓。複數個焊球點將該第三微電子基板連接至該第一微電 子基板。在某些具體實施例中，該等第二與第三微電子基 板都相對該第一微電子基、板銳角導向而彼此平行。在其他 的具體實施例中，複數個帛=焊球點鄰接該帛彡微電子基 板之第一邊緣，並與該第三微電子基板的一第二邊緣相 對，其中該第三微電子之第二邊緣係與銳角頂點鄰接，且 其中該第二微電子基板之第一邊緣與頂點相對。 本發明之具體實施例等的出發點，乃從明瞭到如果積體 電路以一銳角而非垂直方式裝配於一印初電路板上，該銳 角可忐文限，使得該等焊球點可以自該積體電路橋接該印 刷電路板，而無需在迴焊過程中、擴大該等焊球點。如此， 於三次元封裝中，並不需使用可能產生困難及/或高成本之 焊料槽。還有，藉由允許多重積體電路晶粒（dies)以橫向重 疊於該印刷電路板上，與積體電路在印刷電路板上之傳統 本纸張尺錢财@國規格(210 x齡釐) -8 - 519741 五、發明説明（5 /裝配方式比ιί以達到封裝密度之增加及/或降低信號路 k之長度。尤其，積體電路晶片可以在彼此間巢套 (nested)，以允許小的型狀因素。 根據本發明之微電子封裝具體實施例等，可以包括一第 -微電子基板與-第二微電子基板，其以一銳角相對該第 一微電子基板而導向。該銳角包括一頂點。複數個第一焊 U在該等第-與第二微電子基板中間延伸，於該銳角頂 ”占上鄰接該第一微電子基板的一邊緣，以將該第二微電子 基板連接至該第-微電子基板。該等複數個焊球點被褐限 於該第二基板的該邊緣之内。一第三微電子基板也以一銳 角相對該第-微電子基板而導向，與該第二微電子基板平 行並橫向重疊。複數個第二焊球點等也在該等第一與第三 微電子基板間延伸，在銳角的頂點上與該第二微電子基板 的-邊緣鄰接。該等複數個第二焊球點以電力式與機械式 將該第三微電子基板連接該第一微電子基板，並被偈限於 該第三基板的該邊緣上。該等第二與第三微電子基板較佳 為沒有（fwf)焊球槽連接該等第一與第二各焊球點。換句 話說，可以形成次半球形之焊球點，而不是超半球、 球點。 ， 根據其他之具體實施例#，複數個積體電路位於一積體 電路裝配基板上，如-印刷電路板。該複數個積體電路的 導向為彼此平行’並以-銳角相對該積體電路裝配基板。 每一個該等積體電路都包括第一與第二相對面等以及第一 與第二相對邊緣，其中該等第一面等與第—邊緣等係鄰接 本紙張尺度適用中關家標準(CNS) A4規格(训X 297公爱)— 9- 519741
該積體電路裝配基板，而該等第二面等與第二邊緣等則面 對該積體電路裝配基板。鄰接該等㈣電路 之該等第一面上的複數個焊球點，#兮勞 '· 坪衣點在該等積體電路與該等 積體電路基板間延伸，而且也延伸至鄰接_鄰接積體電路 之該第-面。該等積體電路之第一面等可以放置在一鄰接 之積體電路的第二面等上。在其他之具體實施例等中，該 等積體電路為完全-樣之積體電路，而在其他的具體實施 例中^該等完全—樣的積體電路等為快閃記憶體積體電 路。該等銳角可以如以上所述’且該等積體電路與該積體 電路裝配基板可以沒有焊球槽的連接等。 裝 線 根據本發明其他的微電子封裝具體實施例中，—第二微 電子基板相對該第—微電子基板以一銳角導向。該銳角包 括-頂點。複數個第一焊球點等在該等第一與第二微電子 基板間延伸，鄰接該第二微電子基板（其鄰接該頂點）之-第 一邊緣」=將該第二微電子基板連接至該第一微電子基 板。：第三微電子基板提供於該第一微電子基板之上，其 在該第-與第二微電子基板間延伸。複數個第二焊球點位 於該第三微電子基板之一第一邊緣上，並與該電子基板一 第二邊緣相對。該等第二焊球點連接該第1微電子基板至 該第-微電子基板’使得該第三微電子基板之第二邊緣鄰 接該頂點，而且該第三微電子基板之第一邊緣與該頂點相 對。在第—具體實施例等中’複數個第一與第二焊球點等 被偈P艮於刀別之第二與第三微電子基板分別之第—與第二 邊緣之内。在其他具體實施例中，其並不需要受到侷限。 -10-
519741 五、 發明説明（ 根據本發明其他之微電子封裝具體實施例，包括一第一 微電子基板與一第二微電子基板，其具有第一與第二相對 邊緣，並且於該第—微電子基板上傾斜，使得該第一邊緣 與該第-微電子基板的距離大於該第二邊緣。—第三微電 Γί板提：於該第二微電子基板上，與該第-微電；基板 裝 目-’亚沿該第二微電子基板朝向該第一&緣的—第一方 向延伸，以及沿與第一方向相反，遠離並超過該第二微電 ，，板的一第二方向延伸。複數個第一焊球點可以提供與 該第-邊緣鄰接，其將該第二微電子基板以電力式地及機 ，式地與該第-微電子基板連接。也可以提供複數個第二 焊球點’其與該第二微電子基板無重疊的關係，I以電力 式地及機械式地與該第一微電子基板連接。該第二微電子 基板較佳的是沒有該第二邊緣鄰接之焊球點等/而該第三 微電子基板較佳的是沒有該第二微電子基板重疊之焊球： 等。在其他具體實施例中，該第二與第三微電子基板為— 全一樣之積體電路晶片。在其他的具體實施例中:其為= 全一樣之積體電路晶片如快閃記憶體晶片等。 … 線 根據本發明之其他微電子封裝具體實施例，包括一積體 電路裝配基板、及第一與第二微積體電路/於該積體電路裝 配基板上，其每一個都包括第一與第二相對面等以及第一 與第二相對邊緣，丨中該第一面等係鄰接該積體電路裝配 基板，而該等第二面等係與該積體電路裝配基板相對。在 該等第一面上並鄰接該第一與第二積體電路的第—邊緣等 之複數個焊球點，在該等第一與第二積體電路與該積體電 本紙張尺度咖中國國家鮮(CNS) Α4規格(210 X 297^) 11 - 519741 五、發明説明（8 路裝配基板間延伸。該等第一與第二積體電路在該積體電 路裝配基板上的導向，使得該第二積體電路從該第一邊緣 至該第二邊緣，朝向該積體電路裝配基板傾斜，而且該第 二積體電路的第一面在該第二積體電路的第二面上延伸。 在第八體只把例中，該第二積體電路的第二邊緣放置在 該第-積體電路的第二面上。在其他的具體實施例中，該 第二積體電路的第一面置於該第一積體電路的第二邊緣 上'。該等積體電路可能為完全—樣，沒有焊球槽的連接及/ 或以上所述之角度裝配。 '根據本發明具體實施例之微電子封裝方法等，將一第二 微電子基板以相對-第一微電子基板以一銳角導向，使得 複數個焊球點在該等第—與第二微電子基板間延伸、鄰接 該第二微電子基板的_邊緣。該等複數個焊球點係迴焊， 以電力式地或是機械式地將該第二微電子連接至該第一微 電:基板，同時在迴焊時’將該等複數個焊球點揭限於該 第—微電子基板的邊緣之内。其他的具體實施例將在第一 微電子基板上之一第二微電子基板，以橫向重疊該 電子基板，使得複數個第二焊球點以電力式地或是㈣ 地將該第三微電子連接至該第—微電子基，板。在 驟中，迴焊複數個第二焊球點。 少 在其他之方法的具體實施例中，該第二與第三微電子某 ，的導向為彼此平行，均以一銳角相對第一微電子基板： :有另外之具體實施例’該第二微電子基板的導向：得該 第一微電子基板的邊緣鄰接該頂點，而該第三微電子基板 本紙張尺度相家標準 -12- 519741 A7
的導向使件複數個第二焊球點鄰接該第三微電子基板的一 :一邊緣，並且與該第三微電子基板的第二邊緣相對，該 第三微電子基板的第二邊緣係鄰接該頂點，而該第三微電 =板的第一邊緣在該頂點對面。在第-具體實施例中， 迎焊的發生沒有增加該等複數個焊球點的體積。在其他的 具體實施例中’迴焊的發生可以使該等複數個焊球點的體 積增加。 麗式簡單說明 ^
裝 圖1-4為根據本發明之具體實施例之微電子封裝與封裝方 法的橫剖面視圖。 圖5為根據本發明具體實施例之多媒體卡片模組之透視 圖。 圖6為根據本發明之另一具體實施例之微電子封裝與 方法的橫剖面視圖。 圖7為圖6具體實施例一幾何當量的橫剖面視圖。 圖8為根據本發明之另一具體實施例之積體電路封裝與封 裝方法的橫剖面視圖。
圖9以圖示根據本發明之具體實施例之體積效率為角度^ 的函數。 / 較佳具體實施例之詳細説明 本發明在此將參考所附之圖‘詳細說明，於其中示範本 發明之較佳具體實施例。然而，本發明可以以許多不同的 形式來具體實施，並不應限制於所示之具體實施例·，而 疋，該等具體實施例僅提供使得此發明能夠更加完全透 -13-
519741 五、發明説明（10 徹，f完全將本發明之意念對熟知此項.技藝之人士傳達。 在該等圖式中’層等與區域等的厚度為說明之故而誇大。 類似的號碼指示類似的元件。同時吾人應了解，當一元件 士層區域或是基板被稱為在另一元件之、、上〃時，可 以為直接位於其上或是存在有中間元件。相反地，若是稱 一元件、、直接在另件之Π，便在其間沒有其他元 件。同時，當-几件被稱為、'連接至"或是 ''搞合其他 元件時#可以直接連接或是輕合其他元件，可以有中間 =件相反地’右是一元件被稱為、、直接連接至或是 直接_合〃另-元件時，就沒有其他之中間元件。 現在參考圖1，示根據本發明之微電子封裝及封裝方法的 橫剖面視圖。如圖！中所示，該等具體實施例包趕一第一微 電子基板110與一第二微電子基板12〇，其相對該第一微電 子基板110呈一銳角導向。 該第微電子基板110可以為一積體電路裝配基板，如一 印刷電路板、多層陶瓷板、玻璃陶瓷板、一玻璃基板及/或 其他基板，並也可能為一半導體基板，如一晶圓或是積體 電路晶粒。因為該項'、、印㈣電路板冑泛地使用以通稱積 體電路裝配基板等，該第一基板i 10也可以在此被稱為一印 刷電路板11 〇 / 該第一微電子基板120可以為一積體電路晶片及/或是多晶 片杈組，但也可以為離散之元件及/或其他封裝基板，如印 刷電路板或類似之物。因為積體電路晶片等通常裝配在印 刷電路板上，該第二基板12〇也可以在此被稱為一積體電路
本纸張尺度適财國國家標準(CNS) A4規格(210 X 297公董T -14- 519741 A7 _______B7 五、發明説明（11 ) 晶片、一積體電路電路或僅稱為一晶片12〇。 繼續做圖1之說明，複數個焊球點13〇位於該等第一與第 二微電子基板110與120間，鄰接該第二微電子基板的一邊 緣122。該等焊球點連接（電力式或是機械式）該第二微電子 基板120至該第一微電子基板110。該等焊球點之設計與製 造對熟知此項技藝之人士而言為熟知，並不需在此詳加敘 述。 在圖1中同時也示該等焊球點130被限制於該第二微電子 基板120之該邊緣122之内。換句話說，該等焊球點13〇並沒 有在該第一微電子基板120的面上橫向延伸，超過該邊緣 122。因此，如圖1中所示，該第二微電子基板12〇的導向為 與該第一微電子基板110呈一銳角，與將第二微驾子基板與 该第一微電子基板平行來相比較，可以達到較大封裝密 度。然而，選擇一銳角0使得該等焊球點13 〇可以被限定於 5亥弟一微電子基板的邊緣。換句話說，該等焊球點為\、次 半球形〃而非、、超半球形〃。如此，並不須使用焊球槽及/ 或其他技術以延伸該等焊球點130過該邊緣122。較佳之角 度0的導衍將於以下詳細說明。在以下所說明之較佳為低 於60。，並更佳約為25。。如此，該等銳角/可以允許一傳統 式之半球或是次半球形之焊球點，以接觸該第一基板11〇而 無延伸。該等焊球點並不需要位於該晶片的非常邊緣，但 也可以從邊緣偏移一些。吾人也必須了解如果在配置 (placement)之前將焊球糊（paste)應用於該基板u〇上時，如 在直接晶片附著（DCA)方法中，在第二基板上的該焊球點不 -15-
五、發明説明（12 ) 會炼化或是改變形狀。 圖1之微電子封裝可以藉由將一第二微電子基板12〇相對 該第一微電子基板以一銳角0導向來製造，使得複數個焊 球點130在該第一與第二微電子基板11()間延伸，鄰接於該 第二微電子基板之一邊緣122。該等焊球點可以形成於該第 一微電子基板上，、及/或是該等第二微電子基板上，使用傳 統之焊球點製造技術，其在此並不需詳細說明。 然後，複數個焊球點130被迴焊以連接該第二微電子基板 120至該第一微電子基板11〇，較佳是在迴焊的過程中，將 該等複數個焊球點限定於該第二微電子基板的邊緣122中。 因此，在迴焊時，可以達到較高密度的封裝及/或降低信號 路控長度，而不必增加複數個焊球點的體積。如此，就不 必有焊球槽及其可能潛在的複雜性 '成本及/或區域的障 礙。 > 圖2為根據本發明之具體實施例的微電子封裝及封裝方法 其他具體實施例之橫剖面圖。如圖2中所示，該等具體實施 例包括一第一微電子基板210、一第二微電子基板22〇，其 相對該第一微電子基板110呈一銳角0導向^及複數個焊球 …占330 ’其被限疋於該第二微電子基板的邊緣222之内，與 圖1中之第一與第一微電子基板110與120、焊球點130與邊 緣122類似，並不須在此再次詳細說明。如圖2中所示，一 第二微電子基板240也提供於該第一微電子基板21〇之上， 其與該第二微電子基板220橫向重疊。該橫向重疊以距離L1 表示。複數個焊球點250電力式地與機械式地將該第三微電 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) B7 五、發明説明（ 13 子基板240連接至該第一微電子基板21〇。如圖2之具體實施 例等所示，該第二與第三微電子基板22〇與24〇彼此平行， 並有一距離，其都相對該第一微電子基板21〇以一銳肖沒導 向。複數個第二焊球點250在該第一與第三微電子基板21〇 與240間，鄰接該第三微電子基板24〇之一邊緣242，並被限 定於該第三微電子基板240之一邊緣242上。該銳角0包括 一頂點V，而且該第三微電子基板的邊緣.242鄰接該頂點。 也同時如圖2所示，可以有額外之微電子基板。 该第二與該第三微電子基板220與240可以為完全一樣之 微電子基板，如完全一樣之積體電路晶片，尤其是可為完 全一樣之積體電路記憶體晶片，如快閃記憶體晶片。積體 電路閃速記憶晶片特別地適合，因為其可以只与括一列焊 球點鄰接於其一邊緣。吾人同時也應了解，即任何之或是 所有之相對第一微電子基板以銳角所導向之第二、第三及 其他的微電子基板，可以彼此都不一樣，而且該等銳角可 以都不同。 該第二與該第三微電子基板220與240也可以被視為複數 個第二微電子基板。圖2之微電子封裝的製造，根據本發明 之具體實施例’藉由將複數個第二微電丰基板220與240(其 具彼此平行的關係，並都相對該第一微電子基板21〇以一銳 角Θ導向）’使得該等鄰接之第二微電子基板220與240橫向 重疊於該第一微電子基板210上，並使得複數個焊球點23〇 與250在該第一微電子基板210與該等第二微電子基板220與 230每一個之間延伸，分別與該第二微電子基板的一邊緣 -17· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公茇)
裝 訂
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222與242在該銳角0的頂點v鄰接。該等焊球點23〇與25〇可 以形成於該第二微電子基板之上，及/或於該第一微電子基 板上。 土 然後，該等複數個焊球點23〇與250被迴焊，以電力式與 機械式地將該第二微電子基板連接至該第一微電子基板， 較佳的方式為在迴焊時，將該等複數個焊球點限定於其分 別之第二微電子基板的邊緣之内。可以使用傳統之迴焊技
裝 術。然而，較佳的方式是該迴焊的功夫並不擴大該等焊球 點230與250的體積。 訂
.現在參考圖3，示根據本發明之其他微電子封裝與封裝方 法的具體實施例。在圖3中，複數個積體電路32〇被裝配於 一積體電路裝配基板3 1〇上，如一印刷電路板，乓以彼此平 行’並相對該積體電路裝配基板3 1 〇以一銳角0導向。如所 示，該等積體電路320的每一個都分別包括第一與第二相對 面322與324，與分別之第一與第二相對邊緣326與328，其 中該等第一面322與該等第一邊緣326鄰接該積體電路裝配 基板310，而該等第二面324與該等第二邊緣328在該積體電 路裝配基板310的對面。複數個焊球點33〇也包括在該第一 面322上，並鄰接該等積體電路之第一邊g326上，其延伸 於該等積體電路320與該等積體電路基板之間，並延伸至鄰 接一鄰接積體電路320之該第一面322。 如圖3中所示，一積體電路分別之第一面322靜置於一鄰 接積體電路之分別之第二面324。吾人應了解，雖然在圖3 中只有示範五個積體電路320，但任何數目之積體電路都可 *18-
519741 A7 __________ —_B7 五、發明説明-;-一- 以包括在内。如以上所述，該等積體電路可以為完全一樣 之積體電路及/或快閃記憶積體電路，沒有焊球點鄰接於該 f第二邊緣328及/或與任何焊球槽連接。吾人應了解，該 等積體電路320與該積體電路裝配基板31〇可以具體實施為 微電子基板，如以上所述。該等焊球點33〇較佳為被限定於 分別之該等積體電路的第一邊緣。該角度0可以如以上所 述。 ' 圖3之微電子封裝可以根據本發明之具體實施例來製造， 藉由將該等積體電路320、焊球點330與積體電路裝配基板 3 1〇導向，如圖3中所示，並迴焊該焊料。在迴焊該焊料之 刚，最後（在圖3中最右）之積體電路330可能需要支撐，才不 會掉下來。其他的積體電路也必須要有支撐。 圖4為根據本發明之另一具體實施例之微電子封裝與封裝 •方法的橫剖面視圖。如圖4中所示，該等具體實施例包括一 第一微電子基板410、一第二微電子基板42〇其相對該第一 微電子基板410以一銳角Θ導向，以及在該等第一與第二微 電子基板間複數個焊球點430。該等第一與該第二基板可以 已如所說明實施，並不必再重述。如圖4中所示，該第二微 電子基板420之一邊緣422鄰接該頂點v。i圖4所示，也有 一第三微電子基板440在該第一微電子基板41〇上，並與該 第二微電子基板橫向重疊L2。同時也提供複數個焊球點4/〇 將該第三微電子基板440連接至該第一微電子其 更特定地說，如圖4中所示，複數個第鄰接 該第三微電子基板440之一第一邊緣442，並與該第三微電 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 519741 A7 B7 五、發明説明（16 ) 子基板440的一第二邊緣444相對。複數個第二焊球點45〇將 該第三微電子基板440連接至該第一微電子基板41〇。該第 三微電子基板的該第二邊緣444鄰接該頂點V，且該第三微 電子基板440的第一邊緣442與該頂點v相對。該第二與該第 三微電子基板420與440可以如所示彼此平行。然而，其可 以不必彼此平行，以後將詳細說明。
裝 圖4之具體實^例也可以被視為包括一具有第一與第二對 邊緣442與444之第三微電子基板440，並傾斜於該.第一微電 子基板410上，使得該第一邊緣442較該第二邊緣料4離該第 一微電子基板410更遠。一第二微電子基板42〇位於該第三 微電子基板440之上’與該第一微電子基板複數個焊球點 450相對。該第三微電子基板440之第二邊緣444崎接該頂點 V’而且該第二微電子基板440之第一邊緣442在頂點V對 面。 η
根據圖4之具體實施例之微電子封裝可以將一第三微電子 基板440傾斜於一第一微電子基板41〇之上，使得一第一邊 緣442較該第二邊緣444離該第一微電子基板41〇更遠。一第 二微電子基板420在第三微電子基板440的朝向為在該第一 微電子基板410對面，使得該第二微電子基板420沿該第三 微電子基板440 ’朝著該第一邊緣442的一第一方向（在圖4 之左所示）延伸，以及沿與該g —方向相反（在圖4之右所 示），遠離並超越該第三微電子基板44〇的一第二方向延 伸。然後焊接該第二與該第三微電子基至該第一微電子基 板0 -20-
519741 A7 B7 五、發明説明（17 ) 吾人應了解在圖4之具體實施例，·該等第一與第二複數個 焊球點430與複數個焊球點450，可以在迴焊時，被限定於 第二與第三微電子基板420與440分別之第一邊緣422與442 之内。該第一與第二焊球點也是在迴焊時體積不增加為較 佳。然而，在其他之具體實施例中，該等第一與第二複數 個焊球點430與450可以在分別之邊緣422及/或442上延伸， 及/或可以增加體積。 根據圖4之微電子封裝也可以被視為包括一積體、電路裝配 基板410，以及第一與第二積體電路420與440於該積體電路 裝配基板上，每一個都包括第一 426、446與第二428、448 相對的面，以及第一 422、442與第二424、444相對的邊 緣。該等第一面426、446鄰接該積體電路裝配基板410，而 該等第二面428、448與該積體電路裝配基板410相對。該等 具體實施例也可以被視為在該第一面426、446上包括複數 個焊球點430、450，並鄰接該等第一與第二積體電路420、 440之第一邊緣422、442，其延伸於該等第一與第二積體電 路及該積體電路裝配板之間。最後，該等具體實施例也可 以視為具有該等第一與第二積體電路在該積體電路裝配板 上導向，使得該第二積體電路440朝向該'積體電路裝配板 410傾斜，自該第一邊緣442至該第二邊緣444，而該第二積 體電路420的第一面426在該第二積體電路440之第二面448 上延伸，並可以直接在其上放置。 圖4的具體實施例可以特別適合做一記憶體模組封裝，其 可以產生，例如，低成本、高合格、多媒體卡模組，例如 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 519741 A7
做快閃記憶體之用。由SanDisk公司及其他公司所銷隹之夕 媒體卡片，在舰化腿义疆且網站上有說明。該等快閃記憶 體可以為，例如，SanDisk公司所銷售之快閃記憶體晶片， 在其產品規格8-56-00072Rl，12/99中所說明，並可以—曰/ 』Μ在網站 」i£iW^yw.sandisk.com\download\mmc丄f? pHf 卜找到。 根據本發明之多媒體卡片模組之平視圖示於圖5中。如所 =，該等模組可以包含三個積體電路及其他鈍化（passive或 是離散元件在一封裝中，其厚度為h4毫米。根據本發明之 微電子封裝與封裝方法之具體實施例可以允許兩個^型之 快閃圮憶體晶片來堆疊，使用位於其一邊緣之内之焊球 點。一第二之積體電路晶片，控制器，可以使用一組焊球 點陣列來倒裝式安裝。 在製造此封裝時，可以使用電鍍以形成焊球點於晶圓形 狀之晶片上。在切割之後，該等晶片可以將鈍化或是離散 兀件置放於該印刷電路板上，並以迴焊形成所有的焊球 點。可以使用迴焊後之溶劑清洗，準備射出成形之組合裝 置。如以上在圖4之說明中，該等記憶體晶片可以用置放一 晶片於該印刷電路板，將該等焊球點放置於該板焊料點的 方法來堆疊。因為只有在—邊緣有焊球‘之故，該晶片可 以以該相對邊緣靠在該印刷電路板的方式來放置。該第二 晶片被置放於該第一晶片之上，'該等焊球點於一第二植5 料墊上。 ’ 圖6為根據本發明微電子封裝之另一橫剖面，示根據本發 明之具體實施例之封裝技術如何能夠符合微電子封裝高度 -22- 本紙張尺度適财㈣冢標準(CNS) aG格(210X297公釐) 519741 A7 __B7 五、發明説明（19 ) 嚴格的要求。更特定的是，圖6為第一、第二與第三微電子 基板610、620與640之橫剖面，包括第一與第二列焊球點 630與650，其以圖4對基板410、420與440及焊球點430與 450所說明的方式來安裝。如圖6所示，該第三微電子基板 640包括一外緣面642，其與該第一微電子基板610相對，而 該第二微電子基板620包括一内面622，其置於該第三基板 640之外緣面642上，以及一外緣面624與該内面622相對。 該第二基板620之外緣面624從該第一微電子基板64 〇延伸一 距離d。可以選擇在第一與第二微電子基板62〇與64〇間的偏 移0 ’使彳于該第二基板620之外緣面624從該第一微電子基板 610延伸一距離，其小於或是等於距離^。 如以上所述使用快閃記憶體晶片之具體實施例，中，可以 背面研磨該積體電路晶片620與640至約為〇·2毫米厚度的方 式，而達到1.4毫米高度之規格。該等晶片可以僅於一邊緣 上支撐，使得該下晶片640朝向該印刷電路板6丨〇傾斜，甚 至在當該晶片厚度大於焊球高度時，都存有空間讓該上晶 片620來堆放其上。因為該下晶片64〇為傾斜，而該上晶片 亚不完全與該下晶片重疊，該總高度d可以小於該等兩晶片 的厚度再加上一焊球點的和。此可以圖7/之幾何當量=說 明。因在一邊緣上具焊料，該焊點之晶片具有一三角形之 剖面。該等兩晶片如圖7中所示重疊。 圖8為另一具體實施例，其與該積體電路晶片的實際尺寸 成正比。焊球、晶片與總封裝的尺寸如圖所示。 藉由使用焊球點技術，可以在迴料達成自動對準，其 -23-
20 五、發明説明（ 可以大大地降低布置的變化。因而可能將晶片置放於其鄰 接晶片之0· 1毫米内之距離。視使用做該控制器及該鈍化或 疋離散7C件的區域大小，其也可能在封裝中配合（fit)兩個堆 疊的記憶體晶片。 傳統之快閃記憶體積體電路包括輸入/輸出襯墊，例如在 其邊緣的一單列上具28個輸入/輸出襯墊。低輸入/輸出襯墊 密度可以允許使用以上所引用之美國專利5,793，116、 5,892，179、5,963,793以及5,990,472中焊球點之延、伸，使得 焊料可以自非常薄之焊料電，以一可以產生大型 焊球之圖案來電鍍。由於電鍍之產量及/或較薄之阻抗模板 增加，可以提供成本的降低。焊球在一單邊緣上的位置可 以放鬆對焊球高度均一性的需要，並可以降低，並較佳的 方式為消除對昂貴之噴泉式電鍍（f〇untain plating)設備的需 求。較佳的方式為使用較低廉之批次電鍍(batch platin幻， 以允許降低資金成本及/或循環時間。 =取後對晶圓之鈍化較佳是根據規則，使得該連結墊孔的 最大尺寸為比焊球點直徑小〇〇2〇毫米。該等焊球點通常具 有一直徑，其為連結墊節距的一半。讓連^結墊孔的側面具 有正斜度’以提供焊球點一個堅固的基座。 根據本發明之具體實施例等，現在提供較佳之角度Θ的 詳細分析。尤其，角度Θ的變化通常改變結果模二之高 ，、長度與體積。除了角度0之外，該模組的尺寸通常: 晶片大小與晶片數的函數。於此將提供一最佳之晶片對美 板角度Θ的導衍。在以下之例子中，該晶片為8毫米長、= 本紙張尺度咖宁國國家標準(CNS) A4g：(21。χ 297涵 -24- 五、發明説明（ 21 ) 毫米寬及0.25毫米厚。在模組中有32個晶片。 攸岔度之觀點來看，沒有浪費的空間為最理想。此理相 的案子之體積假設為^根據本發明具體實施例，圖9圖; 體積效率為角度Θ的函數。在圖9中，相對理想效率值為i 做效率之正常化。在該曲線上的不同位置處，示該等晶片 方向的草圖（例如，對應第二基板12〇、22〇與32〇)。 現在參考圖9,該曲線始於〇。的角度0，'意為該等晶片 與積體電路裝配基板平行。在此案例中，效率為5Q%，因為 在該等晶片下所浪費的空間約等於由該基板區域所佔的空 間。因此，此可以代表最薄的模組配置，也同時代表最長 的模組配置。 當角度Θ繼續從0。增加時，該模組的高度增加。然而， 在小角度時，度並沒有增加，因為其晶粒仍並沒有橫 向重疊。因此，效率趨向降低。 角度Θ從最低值（在圖9中約為3。）再增加時，允許該等晶 片重且通#增進其效率，在此例中直到一最大值約在Μ。 時發生。在此時，浪費的空間僅需為最左邊晶片下的三角 形空間、最右晶片上的三角形空間，以及在該堆疊上與下 的J f工間。因為加入更多晶片將增加豉板空間，但卻加 入非吊、的浪費空間’因此該效率通常視晶片的數目而 定二在最大值時的角度β也通常是該晶粒的幾何之函數。 虽該角度0增加超過最大效率值時，如圖9所示約為25。 的例子，該焊球點不再擠㈣在該鄰接晶粒的端點之下，並 使用額外之工間做間隙之用。因此，在該等晶片間留有空 -25- k張尺度適财_蘇準__- 519741 A7 B7 五 發明説明（22 ) 間，其效率減低至另一局部最低值.，約60°。最後，當該角 度0接近90°時，在該堆疊端部之三角形空間存在的範圍降 低，而且其效率於90。處增加至一局部最大值。此代表最高 而又是最短之模組配置。 在所附之圖式與規格中，已對本發明之具體實施例做說 明，雖然使用的是特定的術語，但其所使用為一般性，範 例並僅為說明而已，並非用來對本發明做限制之用，本發 明的範圍以所附之申請專利範圍所界定。 、 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 一種微電子封裝，包含·· 一第一微電子基板； Γ第二微電子基板，其相對該第-微電子基板以一銳 複數個焊球點，位於該等第—與第二微電子基板間， 鄰接該第一微電子基板的一邊緣，其連接該第二微電子 基板至該第一微電子基板，並被限定在該第二微電子基 板的該邊緣之内。 2· ^申請專利範11第旧之微電子封裝，其中該銳角包括 頁” ·占且其中該第二微電子基板的邊緣鄰接該頂點。 .t申請專利範圍第巧之微電子封裝，其巾該等複數個 焊球點為複數個第一焊球點，該微電子封裝進一 含： r 上:第三微電子基板，位於該第一微電子基板上，並與 该第二微電子基板橫向重疊；及 複數個第二焊球點，其連接該第三微電子基板至該第 一微電子基板。 4·，申请專利範圍第3項之微電子封裝，其中該等第二與 第三基板彼此平行，相對第一微電子基ί/以銳角導向。 5’ ，申請專利範圍第4項之微電子封裝，其中該等複數個 第一焊球點位於該等第一與第三微電子基板間，鄰接該 第二微電子基板的一邊緣，並被限定在該第三微電子基 板的該邊緣之内。 6.如申請專利範圍第5項之微電子封裝，其中該銳角包括 -27- 本紙張尺度適财g g家鮮(CNS) Μ規格(“〉< 撕公爱) 519741 8. 9. 、申請專利範園 7如申▲主奎且其中該第三微電子基板的邊緣鄰接該頂點。 一頂a子封裝，其中該銳角包括 , ’、中該第二微電子基板的邊緣鄰接該頂點，JL 中該等複數個第二料點_該第三微 邊緣並與該第 +基板$一 X弟-微電子基板-第二邊緣相對，其中該第 := 子基板的第二邊緣鄰接該頂點，且其中該第三微 I千基板的第一邊緣與該頂點相對。 如申請專利範圍第7項之微電子封裝 子基板的第二邊緣位於該等第一與第二 如申請專利範圍第3項之微電子封裝 子基板在該等第一與第二微電子基板間延伸 其中該第三微電 微電子基板間。 其中該第三微電 10·如申請專利範圍第3項之微電子封裝 子基板放置在該第三微電子基板上。 11·如申請專利範圍第4項之微電子封裝， 於60°。 12·如申請專利範圍第11項之微電子封裝 25° ° 13.如申請專利範圍第7項之微電子封裝，於60° 〇 14·如申請專利範圍第13項之微電子封裝，250。 、、 15.如申請專利範圍第1項之微電子封裝， 子基板無焊料槽連接該等複數個焊球貪占 16·如申請專利範圍第15項之微電子封裝，其中該第 該，第二微電 其中該銳角約小 其中該銳角約為 多中該銳角約 其中該銳角約為 其中該第二微電 微電 -28 · 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) A8 B8 C8 D8 申請專利範圍 點 子基板也無焊料槽連接該等複數 17. —種微電子封裝，包括： 、 一第一微電子基板； 一第二微電子基板，其相 角導向，該銳角包括一頂點；微電子基板以-銳 複數個第一焊球點位於該 問，於兮女、 寺弟一與弟二微電子基板 i表桩妨筮-视兩 傲冤子基板的一邊緣，其 連接以苐一微電子基板至該第一 、、— 在*電子基板，並被限定 在弟一微電子基板的該邊緣之内； 一第二微電子基板，其相 自導&，、，1 ^該第一微電子基板以一銳 角導向，亚平行於該第二微雷 子基板橫向重疊；及 電子基板’並與該第二微電 門複=第：焊球點’位於該等第-與第三微電子基板 丄二角頂點鄰接該第三微電子基板的-邊緣，其 t第三微電子基板至該第-微電子基板，並被限定 在b弟二微電子基板的該邊緣之内。 18·如申請專利範圍第丨 於6〇。。 項之微電子封裝，其中該銳角約小 19·如申請專利範圍第u 峒之微電子封裝，其中該銳角約為 25 ° 20. ，申請專利範圍第17項之微電-子封裝，其中該等第二與 第二微電子基板分別都沒有焊料槽連接該等第―與第二 複數個焊球點。 21. 如申請專利範圍第2〇項之微電子封裝，其中該第一微電 -29-
    519741 六、申請專利範圍 子基板沒有焊料槽連接該等複數個焊球點。 22.如申請專利範圍第17項之微電子封裝，其中該第二微電 子基板置於該第三微電子基板上。 23· —種微電子封裝，包括： 一第一微電子基板； 一第二微電子基板，其相對該第一微電子基板以一銳 角導向，該銳角包括一頂點； 複數個第-焊球點位於該等第一與第二微電子基板 間’鄰接㈣二微電子基板—第—邊緣，其連接該第二 .微電子基板至該第一微電子基板； 一第三微電子基板位於該第一微電子基板i，其延伸 於該第二微電子基板與該第一微電子基板間；今 複數個第二焊球點鄰接該第三微電子基板1第一邊 2，並與該第三微電子基板一第二邊緣㈣，其連接該 第三微電子基板至該第一微電子基板，其中該第三 子基板的該第二邊緣鄰接該頂點，並其中該第三微電子 基板的第一邊緣與該頂點相對。 24.如申請專利範圍第23項之微電子封裝，立中 第二焊球點分別被限毅該等第二與第^微電子基板的 第一邊緣等之内。 A如中請專利範圍第22項之微電子封裝，其中該第三微電 子基板的第二邊緣位於該等第一與第二微電子基板間。 電 %·如申請專利範圍第22項之微電子封裝，其中該第二微 子基板置於該第三微電子基板上。 -30 - 本纸張尺度 itifl tSaiii"(CNS) A4^(210X297^iT 519741 六、申請專利範圍 27.如中請專㈣圍第23項之微電子封裝，其中該銳角約小 於 60°。 28·=。申請專利範圍第27項之微電子封裝，其中該銳角約為 29.如中請專利_第23項之微電子封裝，其中該等第二與 第三微電子基板分別都沒有焊料槽連接該 ;; 複數個焊球點。 、〃乐一 3〇.如申請專利範圍第29項之微電子封裝，其中該第一微電 子基板沒有焊料槽連接該等第-與第二複數個焊球點。 3 1 · · —種微電子封裝，包括·· 一第一微電子基板； -第二微電子基板’具有第一與第二相對邊緣 斜於該第―微電子基板之上，，使得該第—邊緣相對該第貝 一微電子基板的距離要大於該第二邊緣；及 一第三微電子基板位於該第二微電子基板上，位於該 第-微電子基板對面’並於該第二微電子基板上朝向： 第一邊緣的一第-方向延伸’以及沿與該第-方向相 反，並超過該第二微電子基板一第二方向延伸。 32·如申請專利範圍第31項之微電子封裝，遣/一步包含： 複數個第焊球點鄰接該第一邊緣，其連接該第二 電子基板至該第一微電子基板及 么複數個第二焊球點，其與該第二微電子基板無重疊關 如其連接該第三微電子基板至該第一微電子基板。 33.如中請專利範圍第叫之微電子封裝，其中該第二微電 31 - 本紙張尺度適用中國國家標準(CNS)A4規格(摩297公爱) 519741 A8 B8 .C8 ____D8 々、申請專利範圍 一 - 子基板沒有焊球點鄰接該第二邊緣。 34.如申請專利範圍第33項之微電子封裝，其中該第三微電 子基板沒有與該第二微電子基板重疊之焊球點。 35·如申請專利範圍第31項之微電子封裝，其中該等第二與 第三微電子基板為完全一樣之積體電路晶片。 36.如申吻專利範圍第3 2項之微電子封裝，其中該等第二與 第三微電子基板為完全一樣之積體電路晶片。 37·如申叫專利範圍第3 1項之微電子封裝，其中該第二微電 子基板放置在該第三微電子基板上、與該第一微電子基 •板相對。 38· —種微電子封裝，包括： 一積體電路裝配基板； 複數個積體電路於該積體電路裝配基板上，彼此平 行’並相對該積體電路裝配基板以一銳角導向，每一積 體電路包括第一與第二相對面等以及第一與第二相對邊 緣，其中該等第一面及第一邊緣鄰接該積體電路裝配基 板，而該等第二面與第二邊緣與該積體電路裝配基板相 對；及 複數個焊球點於該等第一面上，並鄰/接該等積體電 路的第一邊緣’其在該等積體電路與該積體電路基板 間延伸，並也延伸以與一鄰接、積體電路的一第一面鄰 接。 39.如申請專利範圍第38項之微電子封裝，其中各積體電路 之第一面置於鄰接積體電路之第二面上。 •32- 本紙張尺度適财S @家料(CNS) A4規格( X 297公爱)— Diy/41
    • 2請專利範圍第38項之微電子封裝，其中該等積體電 路為完全-樣的積體電路。 粒電 1 利範圍第40項之微電子封裝，其中該等積體電 路為快閃記憶體積體電路。 士申明專利靶圍第38項之微電子封裝，其中該等第一 沒有與該等第二邊緣鄰接之焊球點。 •如申明專利範圍第38項之微電子封裝，其中該 小於 60。。 T'A 44，t申cT專利範圍第43項之微電子封裝，其中該銳角係約 马 2 5 0 〇 45. 如申請專利範圍第38項之微電子封裝，其中該等積體電 路沒有焊_連接料㈣轉球點。 、電 46. 如申請專利範圍第化項之微電子封裝，其中該積體電路 裝配基板沒有焊料槽連接料複數料球點。 48. π Μ請專利範圍第綱之微電子封裝，其中該等複數個 ¥球點被限定於其各別之積體電路等的第—邊緣之内。 一種微電子封裝，包括·· 一積體電路裝配基板； 第一與第二積體電路於該積體電路裝.^基板上，每一 積體電路包括第-與第二相對面等以及第_與第二相 ’：中該等第一面鄰接該積體電路裝配基板，而 該等弟二面在該積體電路裝配基板對面；及 複數個谭球點於該等第一面上，並鄰接該等第一 一積體電路的第一邊緣，其在該等第—和第二積體電路 -33- 本纸張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) /、、申请專利祀園 與該積體電路裝配基板間延伸；· 該等第一與第二積體電路在該積體電路裝配基板上的 導向，使得該第二積體電路自該第一邊緣至第二邊緣朝 向該積體電路裝配傾斜，而該第二積體電路的第—面於 該第二積體電路的第二面上延伸。 49·如申請專利範圍第48項之微電子封裝，其中該第二積體 電路的第二邊緣置於該第一積體電路的第二面上。 5〇·如申請專利範圍第48項之微電子封裝，其中該第二積體 電路的第一面置於該第一積體電路的第二邊緣上。 51.•如中請專利範圍第48項之微電子封裝，其中該等第一與 第二積體電路為完全一樣的第一與第二積體電路。〃 士申明專利範圍第51項之微電子封裝，其中該等第一與 第二積體電路為快閃記憶體積體電路。 53·如申請專利範圍第綱之微電子封裝，其中該等第一面 沒有與該第二邊緣鄰接的焊球點等。 %如申請專利範圍第48項之微電子封裝，其中該第一積體 電路與該積體電路裝配基板形成一約小於6〇。之銳角。 55·如中請專利範圍第48項之微電子封裝，其中該第一積體 電路與該積體電路裝配基板形成一約為之銳角。 从Μ請專利範圍第48項之微電子封裝，其中該等第一盘 弟一積體電路沒有焊料槽連接該等複數個焊球點。 57·如中請專利_第56項之微電子封裝，其中該積體電路 裝配基板沒有焊料槽連接該等複數個焊球點。 58·如申請專利範圍第48項之微電子封裝，其中該等複數個 -34 - 本纸張尺度制t目g家標準(CNS) A4規格(210X297公釐) 519741 、申請專利範圍 焊球點被限定於兮楚 内。 疋於該第一與第二積體電路的第一邊緣之 59. 一種微電子封裝方法，包括·· 導微電子基板相對-第-微電子基板以-銳角 a板門=數個焊球點延伸於該等第—與第二微電子 基板間，接該第二微電子基板之-邊緣；及 迴谭複數個焊球點，以連接該第 -微電子基板，同時在迴 ㈣ 於該第二微電子基板的該邊緣之内。疋該4複數個知球點 6〇 申：專：範圍第59項之方法，其中該銳角包括-頂 ”” 且八中該第二微電子基板的邊緣 、 範圍第59項之方法，其中該等複二 彳 =:焊球點’且其中在導向與迴焊步驟中間進 將-第三微電子基板導向該第一微電子基板上， 向重疊該第二微電子基板，使得複數個焊球點將該: 微電子連接至該第一微電子基板；及 — 點其中該迴焊步驟進一步包含迴焊該等複數個第二焊球 62·如申請專利範圍第61項之方法，其中該等導向 電，基板與導向一第三微電子'基板的步驟等，包括將誃 等第二與第三微電子基板相對該第一微電子基板以一: 角導向，而彼此平行。 銳 63.如申請專利範圍第62項之方法，其中該等複數個第二焊 -35- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 519741 A8 B8 C8
    球點鄰接該第三微電子基板的—邊緣，且其中該迴焊步 驟包括在迴焊過程.中，迴焊複數個第二焊球點，同時將 該等複數個焊球點限定於該第三微電子基板的邊緣之 内。 64·如申請專利範圍第61項之方法，其中該銳角包括一頂 ...占，且其中该第三微電子基板鄰接該頂點。 .如申明專利乾圍第61項之方法，纟中該銳角包括一頂 點’且其中該導向該第二微電子基板的步驟，包括將該 第二微電子基板導向使得該第二微電子基板的邊緣鄰接 該頂點，其中該導向該第三微電子基板的步驟，包括將 *玄第：微電子基板導向使得該等複數個第二焊球點鄰接 該第三微電子基板之一第一邊緣，並與該第三微電子基 板之一第二邊緣相對，胃第三微電子基板的第二邊緣鄰 接該頂黑卜而且該第三微電子基板的第一邊緣與該頂點 相對。 66·如申請專利範圍第62項之方法，其中該銳角係約小於 60。。 ' 67·如申請專利範圍第66項之方法，其中該銳角係約為25。。 68. 如申請專利範圍第65項之方法，其中 60。 。 · 、 69. 如申請專利範圍第㈣之方法'，其中該銳角係約為W。 70. 如^請專利範圍第59項之方法，其中該迴焊步驟包括將 該等複數個焊球點迴焊，而不增加該等複數個焊球點 體積。 •36- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱)
    71· —種微電子封裝方法，包括： 、將複數個第二微電子基板㈣—第—微電子基板以一 ,角導向，彼此具平行關係，該銳角包括一頂點，使得 2接第二微電子基板橫向重疊該第二微電子基板，並使 仔複數個焊球點延伸於該等第一與各個第二冑電子基板 間，在该銳角頂點處分別鄰接該第二微電子基板之一 緣；及 _ 2焊複數個焊球點，以連接該等第二微電子、基板至 該第微電子基板，同時在迴焊時，分別限制該等複 ，數個焊球點於該等第二微電子基板的該等邊緣之内。 72.如申請專利範圍第71項之方法，其中該銳角係約小於 60° ° 73·如申請專利範圍第72項之方法，其中該銳角係約為μ。。 74·如申請專利範圍第71項之方法，其中該迴焊步驟包括將 該等複數個焊球點迴焊，而不增加該等複數個焊球點 體積。 乃·如申請專利範圍第71項之方法，其中該導向步驟包括將 該等複數個第二微電子基板導向，使得鄰接之 子基板放置在彼此之上。 / 弟一微電 76· —種微電子封裝方法，包括： 將一具有第一與第二相對邊、緣之第二微電子基板、於 第一微電子基板上傾斜，使得該第一邊緣相對第一微電 子基板的距離要大於該第二邊緣； 〃 將一第三微電子基板相對一第二微電子基板而導向、 -37-
    本纸張尺度適财S S家料(CNS) A4規格(210 X 297公釐） 六、申請專利範圍 與該第-微電子基板相對，使得該第三微電子基板沿該 第二微電子基板上朝向該第一邊緣的一第一方向，以及 沿與該第-方向相反，且超越該第二微電子基板的一第 一方向延伸；及 將該等第二與第三微電子基板谭接至該第—微電子美 板。 土 77·如申請專利範圍第76項之方法： 其中該傾斜步驟包括將—具有第一與第二相對面之第 二微電子基板傾斜於一第一微電子基板上，使得鄰接号 .第一邊緣之㈣個第一焊球點延伸於該第二肖電子 與該第一微電子基板間； 土 微電子基板導，向於該第 具中該導向步驟包括將 二邊緣上，使得與該第二微電子基板無重疊關係之：數 個第二焊球點延伸於該第三微電子基板與 基板間；及 乐微電子 夂焊球 微電子 其中該焊接步驟包括迴焊複數個第一與第 點，以連接該第二與第三微電子基板至該第— 基板。 78.如申請專利範圍第77項之方法’其中該/第 沒有鄰接該第二邊緣之焊球點。 土 79·如申請專利範圍苐78項之方'， 、 ^ 笫二微電+其技 / 又有與該第二微電子基板重疊之焊球點。 土 80.如申請專利範圍第76項之方法，其中該等第二 電子基板為完全一樣的積體電路晶片。 一 *•38- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公复)_ 519741 >、申請專利範圍 81. 如申请專利範圍第76項之方法，其中該等第二與第三微 電子基板為完全一樣的積體電路記憶體晶片。 82. 一種微電子封裝方法，包括： _將位於積體電路裝配基板上之複數個積體電路相對 ，積體電路裝配基板以一銳角導向，彼此具平行關係， 每個該等積體電路包括第一與第二相對面與第一與第 :相對邊緣’其中該等第一面與第一邊緣係鄰接該積體 路裝配基板，該等第二面與第二邊緣與 配基板相對，各個該等積體電路也包括在該等第 :接料㈣電路第—邊緣上之㈣個焊相，立延伸 二=一與:積Γ路基板間’並延伸至-鄰接 迴焊該等複數個燁球點，以連接該等積體電路至兮 積體，路裝配基板，同時在迴焊時，分別限制該= 數個焊球點於該分別之積體電路的第-邊緣之x？ 83.如申請專利範圍第82項之方法，其中該等内。 一面等置料別之鄰接積體電路的第二面積體電路的第 Μ.如申請專利範圍第82項之^ ^ ° 完全一樣的積體電路等。 以二、體電路係為 Μ·如申請專利範圍第84項之方法，其 快閃記憶體積體電路等。' ^積體電路係為 86· —種微電子封裝的方法，包括： 導向第一與第二積體電路，每一 第-與第二相對面與第_與=積體電路包括 相對邊緣’於-積體電 本纸張尺度―t目財辟 -39 - 519741 六、申請專利範圍 =配基板上’使得該等第—面鄰接該等積體電路裝配 二反’而該等第二.面相對該積體電路裝配基板，在該等 第「面與鄰接該等第—與第二積體電路之第—邊緣等上 之複數個焊球點，延伸於$ # μ 甲於这4第一與第二積體電路與該 裝配基板間’而且該第二積體電路係從該第- ， 第一邊緣’朝向該積體電路裝配基板傾斜，而 :f二積體電路之第-面延伸於該第二積體電路之第 一面上；及 迴焊該等複數個焊球點，以將該等第—與第體兩 路連接至該積體電路裝配基板。 、 裝 8入如申請專利範圍第86項之方 隻-該第二積體電路的 —邊緣置於該第一積體電路的第二面上。 88. 如申請專利範圍第％項之 ， 第一面置於該第-積體電路的第Γ邊^"。二積體電路的 89. 如申請專利範圍第％項之方 體電路係完全-樣的第-與第二積體中電該路^ 一與第二積 9〇.如申請專利範圍第86項之方法，其中玆 體電路係為快閃記憶體積體電路等。Χ，第一與第二積 •40, 本紙張尺度適用巾@ @家標準(CNS) Α4規格(21()χ297公爱了
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