TW517366B - Method of preventing bridging between polycrystalline micro-scale features - Google Patents

Method of preventing bridging between polycrystalline micro-scale features Download PDF

Info

Publication number
TW517366B
TW517366B TW090105511A TW90105511A TW517366B TW 517366 B TW517366 B TW 517366B TW 090105511 A TW090105511 A TW 090105511A TW 90105511 A TW90105511 A TW 90105511A TW 517366 B TW517366 B TW 517366B
Authority
TW
Taiwan
Prior art keywords
layer
patent application
scope
edge
item
Prior art date
Application number
TW090105511A
Other languages
English (en)
Inventor
Munir D Naeem
Lawrence A Clevenger
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Application granted granted Critical
Publication of TW517366B publication Critical patent/TW517366B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777Edge feature
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y10T428/2495Thickness [relative or absolute]
    • Y10T428/24967Absolute thicknesses specified
    • Y10T428/24975No layer or component greater than 5 mils thick

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electroplating Methods And Accessories (AREA)

Description

517366 A7 經濟部智慧財產局員工消費合作社印制衣
經濟部智慧財產局員工消費合作社印製
更小型化之要求,在電子 行或不實用的。 業中稱爲”設計收縮",是不可 因此,一般期望提供— 徵間之橋接,而無需較大二或預防广田至屬鍍敷層特 w間隔心万法。 本务明係提供一種予首防式石, 間之橋接可能性,及特別是^顯著地降低相鄰多晶材料 間之電短路之方法。本電…鄰金屬鍵敷層 屬鍍敷層。本發明之主要方:_㈣方法所形成之金 面係爲測定晶粒生長較可能获 以發生之機制,意即金屬曰、丄 长敉了此猎 忒 曰权〈生長已藉由構圖而被拆解 成/、有少於六個晶粒邊界,此 此馬取具熱力學安足性之狀態 右文束縛,如在導電層介於一 則過度晶粒生長最可能^ 層H兄’ 心 么生在具有少於六個邊界之晶粒中 比#要A q向(—70)。W已測定出,當與薄金屬線條 ?父時,此類型之晶粒生長係得利於較寬廣金屬鍍 欲’譬如金屬墊片(於本文中使 4 曰 又甲使用時,後者係包括相對較貧 廣〈金屬線條)。藉由抑制或阻斷來自較易於受到此種生長 :金屬鍍敷層特徵之側向晶粒生長,則在此等特徵間金屬 軏接 < 發生率係被顯著地降低或甚至消除。 本發明方法-般而言係需要在基材上形成金屬層,然後 使其構圖,而產生至少兩個金屬結構。此等金屬結構之第 一個具有構圖邊緣’其係與第二個金屬結構之構圖邊緣間 ,分開’因此個與第二個金屬結構係彼此電絕緣。但 是’正如上文所解釋者,某些熱處理可能會導致側向晶粒 本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公爱 Μ--------^---------Awl (請先閱讀背面之注意事項再填寫本頁) 517366 A7
tT
517366 五 、發明說明( 4 屬結構構圖邊緣之向内晶粒生長,與朝向相鄰第二個金屬 結構之向外晶粒生長相反。本發明所意欲涵蓋之各研究途 =之作用,係爲降低或消除緊密相鄰金屬鍍敷層i徵二= 金屬橋接,即使在已發生側向晶粒生長之情況中亦然。< 本發明之其他目的與優點,將自下文詳述而更爲明' m簡述 圖1與2表示先前技藝之金屬墊片與線條,其中金屬橋 係由於來自金屬墊片之側向生長而發生。 n要 义圖3至6係説明金屬鍍敷層處理步驟,其中圖5爲根據先 則技藝發生金屬橋接之代表圖,&圖6係説明根據本發明 利用虛設金屬線條預防金屬橋接。 Λ 圖7至10表示根據本發明抑制金屬墊片與金屬線條間之金 屬橋接之替代方法與具體實施例。 一 較佳具體實施例之詳述 圖3表示圖i中所示金屬鍵敷層1〇之平面圖,其中頂部搪 政層Μ被省略’以顯現出其下方之多晶導電層12。正如此 項技蟄中所已知者,材料(譬如鈥 '氮化鈇及兩者之 (擴散障壁層Μ,係用以降低導電層12與來自周圍 經濟部智慧財產局員工消費合作社印製 構足金屬之固態擴散速率。金屬 〇 鴒鍍敷層10足厚度可以改變 ,,、中約0.25微米及較低之厚度,係爲某些應用之亚型値 。正如將明瞭的,從實現本發明利益之觀點看來,:屬贫 敷層厚度是特別重要之參數。雖然船合金 層12使用’且欽與氮化欽係爲障壁層Η之較佳材料I; 預見可使用其他材料以形成金屬鍍敷層1〇。此外,擴散層 -7- ^纸張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) 517366 A7
經濟部智慧財產局員工消費合作社印製
五、發明說明(5 ) 之可以省各,並可將其他金屬層包封在擴散層14之間。 一正如前文參考圖2所解釋者,已發現側向晶粒生長會隨著 藉由先W技蟄金屬鍍敷方法所形成之多晶金屬鍍敷層而發 生,其中係將金屬鍍敷層1〇構圖,以形成微細金屬線條^ 及相對較大金屬結構,於本文中稱爲塾片16。導電層η之 晶粒邊界係呈現於圖3至6中,以幫助説明在造成從圖2之 金屬墊片16朝向金屬線條18之側向晶粒生長(意即,在導電 層12平面上之一次元晶粒生長)上,經測定爲活性之機制。 圖3表不Al-Cu合金導電層12在沉積後之典型晶粒結構。从 Cu導電層12 <晶粒結構與組織,係依許多因素而定,包括 沉積條件及所使用基材與障壁材料之類型。在一項實例中 、,若藉由電鍍、_、蒸發、化學或物理蒸氣沉積等進行 ’几和d Al-Cu導电層12之平均晶粒大小,可在約〇 〇〇5至約 2微米之譜。 於圖4中,顯示金屬鍍敷層1〇已藉由已知方法譬如石印術 與金屬反應性離子蝕刻(RIE)構圖,藉此方法已使金屬墊片 16與兩個金屬線條18被壕溝22描營在金屬鍍敷層⑴中:樣 溝22係個別描緣金屬整片16與最接近金屬線條狀對立邊 緣24與26。在此等邊緣24與26間之間隔,係被顯示爲大約 等於或小於導電層12中之平均晶粒大小(例如物微米)。 在金屬墊片16與金屬線條18之邊緣24與26處之晶粒,係被 顯示爲,壕溝22截切。爲了下文討論之目的,在圖*中挑 選出沿著塾片16邊緣24之兩個晶粒28。圖5表示已被加熱 ,譬如回火之金屬鍍敷層10之作用,於此段期間内已發生、 -8- 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------. 517366 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(6 晶粒28之側向晶粒生長,其中此等晶粒%之一係與相鄰線 條18之邊緣26形成金屬橋20。 根據本發明,金屬橋20爲在熱循環期間,於AK:u導電層 12中之應力狀態之結果。由於船導電層12具有較高熱: 脹係數,故其係在物理上被障壁層14束縛。由於構圖方法 之結果,故沿著金屬墊片16構圖邊緣24之晶粒,係留下而 具有大於或少於六個之晶粒邊界。於圖4中顯示之晶粒28 ,具有少於六個晶粒邊界。根據本發明,具有少於六個晶 粒邊界I晶粒,由於導電層12被擴散障壁層Μ束縛,故易 於側向(二次元)晶粒生長。可使用譬如Mum.v〇;Neumann 之模型,以預測在此種條件下之晶粒生長。基於二次元晶 粒生長模型,當金屬墊片16被充分加熱,例如對八1_以導= ,12達到2GG°C至3GG°C之溫度時,具有六個晶粒邊界之晶粒 最不可能進行晶粒生長,具有超過六個晶粒邊界之晶粒可 能會收縮,而具有小於六個晶粒邊界之晶粒(例如,圖々與 5中之晶粒28)可能會生長。重要的是,晶粒生長不可能在 較狹事線條18中起始,如圖5中所示。雖然不希望被任何 特疋理論所束縛,但提出兩種解釋。根據第一個,對於在 較細線條18中之晶粒生長,顯著驅動力並不存在,因爲在 線條18中,於相鄰晶粒之間,藉由金屬腿所製成之相對較 直晶粒邊界,會產生此處所稱之”竹子,,晶粒結構。第二個 提出之解釋是二次元晶粒生長模式並不適用,且晶粒生長 必然是體積計量的,其係遵照晶粒生長之高度對面積規則 l限制。無論原因爲何,對於導電層12之晶粒28,在構圖 (請先閱讀背面之注意事項再填寫本頁) --------訂-------I I . -9- 517366 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(7 ) 邊緣24處,有更顯著之力,且由於障壁層14存在,故此等 晶粒28係遵照^一次元晶粒生長板式。應力與晶粒28晶粒邊 界不安定性之組合,會導致稍後在回火或另一個高溫漂移 期間之晶粒生長。關於圖5中晶粒28所描繪之晶粒生長, 已在實際硬體中見及,其中若在金屬墊片與其相鄰金屬線 條間之距離低於或等於金屬墊片晶粒之平均晶粒大小,則 會造成金屬短路。 本發明所提供解決此問題之第一個辦法,係示於圖6中, 其中另一個壕溝30已在金屬墊片16中形成,描繪出"虛設,, 金屬線條32,其並未電連接至任何電路元件。金屬塾片16 具有構圖邊緣34,面向虛設線條32之相鄰邊緣36。虛設線 條32與壕溝30之寬度,係被顯示爲低於或等於導電層12之 平均晶粒大小。圖6表示金屬鍍敷層1〇回火後之導電層12 外觀,於此段期間内,金屬墊片16之兩個晶粒38係以側向 生長,而與虛設線條32接觸。根據上文提供之解釋,晶粒 38係被顯示爲已經生長,因其係爲不安定的,此係由於在 回火之别具有少於7T個晶粒邊界所致。晶粒%中之較大者 係接觸到虛設線條32,但無不利作用,因爲虛設線條义並 未連接至任何電路元件。另一方面,另一個壕溝3〇已在晶 f 28之較大者中造成·在圖5中,其原先不安定且易於進行 晶粒生長-由於虛設線條32之邊緣36產生第六個晶粒邊界, 故其被安定化。結果,較大晶粒28在熱處理期間尚未生長 ,因此,於圖5中所示之金屬橋2〇未曾發生在圖6中。 圖7至10係説明根據本發明之陳述内容,用於預防或至少 家鮮(CNS)A4 規格 x 297公釐) ------------裝--------訂---------AWI (請先閱讀背面之注意事項再填寫本頁) 517366 A7 五、 發明說明(8 抑制金屬橋接之其他具體實施例。在圖7中,一列孔洞40 已被姓刻或以其他方式形成,接近金屬墊片16之構圖邊緣 24。孔洞40係經定尺寸及定位,因此圍繞孔洞4〇之晶粒不 會被擠壓進入金屬墊片16與其相鄰金屬線條18間之壕溝22 中’反而疋將生長進入孔洞4〇中。爲了有效,在相鄰孔洞 40之間’及在孔洞4〇與金屬墊片16邊緣24間之距離,必須 大約等於或小於導電層12之平均晶粒大小。孔洞4〇之形狀 並不重要,因此可與圖中所示者不同。 在圖8與9中’除了圖7中所示之孔洞4〇列以外,已提供 一列方形齒狀物42。於圖8中,各孔洞40係直接在齒狀物 42内側’而在圖9中,各孔洞4〇係直接在齒狀物42間之間 隙44之一内側。於各此等具體實施例中,各孔洞4〇、齒狀 物42及間隙44之大小,及各孔洞4〇與其最接近邊緣24或間 隙44之距離,係爲大約等於或小於導電層ι2之平均晶粒大 小。根據本發明,在各齒狀物42内之導電層12,由於齒狀 物42之大小/寬度之結果,因爲各齒狀物42之竹狀晶粒結 構,故並未以側向方式擠壓或生長進入線條18中,其原因 如上文參考圖6之金屬與虛設線條18與32所討論者。再者 ,可能發生在間隙44内之任何側向晶粒生長,由於在各間 隙44處,壕溝22之較大寬度,故不會造成金屬橋。 最後,圖10顯示金屬墊片16之構圖邊緣24係被蚀刻或以 其他方式形成,而具有階梯狀剖面,其中在邊緣24相反端 之金屬墊片16之角落46,係比邊緣24之其餘内部區域佔, 更接近相鄰金屬線條18。類似圖8與9之齒狀物犯,此方形 」---1--------裝--------訂---------AWI (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 -11 - 517366
五、發明說明( 二T2係大約等於或小於導電層12之平均晶粒大 盘全屬。執片16Γ6不易進行側向晶粒生長,且金屬線條18 之内邵區域48間之較大距離,基本上 2除由相向晶粒生長朝向金屬線條18所造成 邯區域48與金屬線條18之間形成之任何可能性。同 明已以較佳具體實施例爲觀點 :易見的*,其他形式可由熟諳此藝者採用。例如,雖: 、二此微電路用之金屬鍍敷層加以描述,但本發明之陳 U内奋可適用於其中需要基本上任 , … 、介電性或半導電性)之微細嚴密:’日土式(例如導電性 。因此,本發明之範圍係僅欲受限/夕阳結構(其他應用 ;下述申請專利範圍。 -----------AWI ^--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

Claims (1)

  1. 第〇9〇1〇55丨1號申請專利案 中文申請專利範圍修正本(91年7月) 一種在一微電路中預防橋接的方法,其包括以下步驟: 於基材上形成多層結構,其包括一個多晶層與至少 一個束縛層;及 使孩多層結構構圖,以形成第一個結構與第二個結 構,此第二個結構於寬度上係比第一個結構狹窄,第一 個結構具有構圖邊緣,其係與第二個結構之構圖邊緣間 隔分開; 其中該構圖步驟係產生一種用以預防第二個結構之 構圖邊緣與晶粒接觸之設置,該晶粒已以側向方式,從 多晶層沿著第一個結構之構圖邊緣,朝向第二個結構生 長,該設置係選自包括以下之至少一種: 使孩多層結構構圖,以在第一個結構與第二個結 構之間形成虛設結構,並與其間隔分開; 在接近第一個結構之構圖邊緣,構圖形成孔洞; 形成第一個結構之構圖邊緣,以具有齒狀物,凸 出朝向第二個結構,且比嵩狀物之間構圖邊緣之其餘部 份,更接近第二個結構;及 形成第一個結構之構圖邊緣,以成為階梯狀,因 此第-個結構具有角落區域在構B邊緣之相反端,其係 比角落之間構圖邊緣之其餘部份,更接㈣二個結構。 根據申請專利範圍第Η之方法,其中預防設置包括虛 设結構,此虚設結構係與第一個結構及第二個結構間隔 分開一段低於或等於多晶層平均晶粒大小之距離。 根據申請專利範圍第2項之方法,其進—步包括使第一 D8 申請專利範圍 個結構回火之步驟,因此晶粒係以側向方式從第一個結 構之多晶層生長,並接觸該虛設結構。 4·根據申請專利範圍第!項之方法,其中預防設置包括孔 洞,此等孔洞係沿著構圖邊緣,以橫列排列,並與構圖 邊緣及與彼此間隔分開一段低於或等於多晶層平均晶粒 大小之距離。 5· j據申請專利範圍第4項之方法,其中第一個結構係與 第二個結構間隔分開一段低於或等於多晶層平均晶粒大 小之距離。 6. 根據申請專利範圍第4項之方法,其進一步包括使第一 個結構回火之步驟,因此晶粒係以側向方式從第一個結 構之多晶層,朝向第二個結構生長,但不接觸第二個結 構。 7. 根據申請專利範圍第丨項之方法’其中預防設置包括齒 狀物,此齒狀物係沿著構圖邊緣,以橫列排列,且各齒 狀物之大小係低於或等於多晶層之平均晶粒大小。 8. 根據申請專利範圍第7項之方法,其中^二物係與第二 個結構間隔分開一段低於或等於多晶層平均晶粒大小之 距離。 9·根據申請專利範圍第7項之方法,其進一步包括使第一 個結構回火之步驟’因此晶粒係以側向方式從第一個結 構之^日曰層,朝向第一個結構生長,但不接觸第二個結 構。 10.根據申請專利範圍第1項之方法,其中預防設置包括第 -2 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 66
    梯狀構圖邊緣,各角落區域之大小係低於 弋寺万;多曰印層又平均晶粒大小。 請專利範圍第10項之方法,其中構圖邊緣之角落 均個結構間隔分開—段低於或等於多晶層平 3日日粒大小之距離。 12. 根據申請專利範圍第㈣之方法,其進一步包 — 之步驟:因此晶粒係以側向方式從第-個結 構。夕阳θ,朝向第二個結構生長,但不接觸第二個結 13. :據申請專利範圍第丨項之方法,其中多層結構為微電 屬鍍敷層’第一個與第二個結構係彼此為電絕 ,..,且此方法係預防第一個與第二個結構間之電短路。 1據申請專利範圍第13項之方法,其中多晶層為導電 曰’而束縛層為擴散障壁層。 15. 根2申請專利範圍第14項之方法,其進一步包括將第— 個結構加熱之步驟,以造成其導電層之側向晶粒生長, 朝向第二個結構。 16. 根據申請專利範圍第14項之方法,其中導電層為鋁-鋼 組合物。 17·根據申請專利範圍第14項之方法,其中擴散障壁層係由 —或多種選自包括鈦與氮化鈦之材料所形成。 18·根據申請專利範圍第13項之方法,其中多層結構係被形 成具有達到0.25微米之厚度。 根據_凊專利範圍第13項之方法,其進一步包括使第一 517366 A8 B8 C8 D8
    本紙張尺度_ t _冢標準(CNS) A4規格 517366 申請專利範圍 22·根據申請專利範圍第21項之多層結構,其中預防設置包 括虛設結構,此虛設結構係與第一個結構及第二個結構 間隔分開一段低於或等於多晶層平均晶粒大小之距離。 23·根據申請專利範圍第22項之多層結構,其進一步包括以 侧向方式從第一個結構生長並接觸虛設結構之晶粒。 24·根據申請專利範圍第21項之多層結構,其中預防設置包 括孔洞,此等孔洞係沿著構圖邊緣,以橫列排列,並與 構圖邊緣及與彼此間隔分開一段低於或等於多晶層平均 晶粒大小之距離。 25·根據_請專利範圍第24項之多層結構,其中第一個結構 係與第二個結構間隔分開一段低於或等於多晶層平均晶 粒大小之距離。 26. 根據申請專利範圍第24項之多層結構,其進一步包括以 2向方式從第一個結構朝向第二個結構生長,但不接觸 第二個結構之晶粒。 27. 根據申請專利範圍第21項之多層結構,其中預防設置包 括齒狀物,此齒狀物係沿著構圖邊緣,以橫列排列,且 各齒狀物之大小係為大約等於多晶層之平均晶粒大小。 烈·根據申請專利範圍第27項之多層結構,其中齒狀物係與 弟二個結構間隔分開一段低於或等於多晶層平均晶粒大 小之距離。 29.根據申請專利範圍第27項之多層結構,其進一步包括以 側向方式從第一個結構朝向第二個結構生長,但=接觸 第二個結構之晶粒。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 517366 、申請專利範園 ::::青專利範圍第21项之多層結構’其中預防設置包 個結構之階梯狀構圖邊緣,各角落區域 低於或等於多晶層之平均晶粒大小。 w大小係 31:據:請專利範圍第3。,之多層結構, 2區域係與第二個結構間隔分開-段低於或=多, 層平均晶粒大小之距離。 飞寺万,多阳 32.根據申請專利範圍第 側向方m μ “ 夕ι、、。構#進-步包括以 . 弟一個結構朝向第二個結構生長,伸不接趣 罘二個結構之晶粒。 仁不接觸 33·=Γ青專利範圍第21项之多層結構,其中多層結構 電嗜:路:ΐ屬鍵敷層’第一個與第二個結構係彼此為 短路表且預防設置係預防第一個與第二個結構間之電 ,據申請專利範圍第33項之多層結構,其中多 I層,而束縛層為擴散障H 日曰為導 35=Γ=·圍第34項之多層結構,其進-步包括以 :式❼—個結構之導電層朝向第二個結構生長之 3=據中請專利範圍第㈣之多層結#, 銘-鋼組合物。 等私層為 37·根據申請專利範圍第% •二個項之多層結構,其中第-個與第 U Μ構具有達到0.25微米之厚度。 /297公釐) 本紙狀錢;鮮 517366 A8 B8 C8 ______________ D8 六、申請專利範圍 39.根據申請專利範圍第33項之多層結構,其進一步包括以 倒向方式從第一個結構之多晶層朝向第二個結構生長, 但不接觸第二個結構之晶粒。 40·根據申請專利範圍第33項之多層結構,其中第一個結構 係與第二個結構間隔分開一段低於或等於多晶層平均晶 粒大小之距離。 41· 一種微電路之金屬鍍敷層,此金屬鍍敷層包括: 第一個結構與第二個結構於基材上,第一個與第二 個結構各包括一個導電性多晶層及至少一個束縛層,第 一個結構具有構圖邊緣,其係與第二個結構之構圖邊緣 間隔分開,第一個與第二個結構之多晶層之特徵為具有 實質上等於平均晶粒大小之晶粒;及 用以預防第二個結構之構圖邊緣與晶粒接觸之設 置,該晶粒已以側向方式從第一個結構之構圖邊緣朝向 第二個結構生長,該設置係選自包括以下之至少一種: 在第一個結構與第二個結構間之虛設結構,並與 其間隔分開,該虛設結構包括一個導電性多晶層及至少 一個束縛層,該虛設結構之多晶層之特徵為,晶粒具有 之平均晶粒大小’係實質上等於第一個與第二個結構之 多晶層之平均晶粒大小,該虛設結構具有兩個構圖邊 緣,其係與第一個及第二個結構之構圖邊緣,間隔分開 一段低於或等於第一個、第二個及虛設結構之平均晶粒 大小之距離; 接近第一個結構構圖邊緣之孔洞,此等孔洞係與 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ^1/366
    1皮此,與第一個結構之構圖邊緣,間隔分開一段低於或 寺於第一個與第二個結構之多晶層平均晶粒大小之距離; /口著第個結構構圖邊緣之齒狀物,此齒狀物係 凸t朝向第二個結構,且比齒狀物間之構圖邊緣之其餘 ,^ ’更接近第二個結構,各齒狀物之大小係大約等於 =日曰層之平均晶粒大小,各齒狀物係與第二個結構間隔 刀開^又低於或等於多晶層平均晶粒大小之距離;及 沿著第一個結構構圖邊緣之階梯,因此第一個結 構具有角落區域在構圖邊緣之相反端,其係比角落區域 間之構圖邊緣之其餘部份,更接近第二個結構,各角落 區域之大小係低於或等於多晶層之平均晶粒大小,且各 角落區域係與第二個結構間隔分開一段低於或等於多晶 層平均晶粒大小之距離。 -8 -
    本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
TW090105511A 2000-03-14 2001-03-09 Method of preventing bridging between polycrystalline micro-scale features TW517366B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/525,095 US6555204B1 (en) 2000-03-14 2000-03-14 Method of preventing bridging between polycrystalline micro-scale features

Publications (1)

Publication Number Publication Date
TW517366B true TW517366B (en) 2003-01-11

Family

ID=24091891

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090105511A TW517366B (en) 2000-03-14 2001-03-09 Method of preventing bridging between polycrystalline micro-scale features

Country Status (11)

Country Link
US (1) US6555204B1 (zh)
EP (1) EP1264341B1 (zh)
JP (1) JP4068845B2 (zh)
KR (1) KR100454783B1 (zh)
CN (1) CN100338755C (zh)
AU (1) AU5218801A (zh)
DE (1) DE60143472D1 (zh)
IL (2) IL140566A (zh)
MY (1) MY124911A (zh)
TW (1) TW517366B (zh)
WO (1) WO2001073841A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE477577T1 (de) * 2002-06-28 2010-08-15 Sumitomo Prec Products Company Leiter für eine bewegliche elektrische schaltung und kreisel des vibrationstyps
KR101139630B1 (ko) * 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
KR101118826B1 (ko) * 2011-02-15 2012-04-20 한양대학교 산학협력단 물리적 공격을 방어하는 암호화 장치 및 암호화 방법
WO2012134239A2 (ko) 2011-03-31 2012-10-04 한양대학교 산학협력단 디지털 값 생성 장치 및 방법
CN107579828A (zh) 2011-08-16 2018-01-12 Ictk有限公司 机对机通信中基于puf的装置间的安全认证装置及方法
KR102186475B1 (ko) 2013-12-31 2020-12-03 주식회사 아이씨티케이 홀딩스 랜덤한 디지털 값을 생성하는 장치 및 방법
US9184134B2 (en) * 2014-01-23 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device structure
CN113241366B (zh) 2021-07-09 2021-11-23 北京京东方技术开发有限公司 显示面板和显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980752A (en) * 1986-12-29 1990-12-25 Inmos Corporation Transition metal clad interconnect for integrated circuits
JP2811126B2 (ja) 1991-05-02 1998-10-15 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
DE4232814A1 (de) * 1992-09-30 1994-03-31 Sel Alcatel Ag Metallische Kontaktflächen auf einem Halbleitersubstrat
US5943601A (en) * 1997-04-30 1999-08-24 International Business Machines Corporation Process for fabricating a metallization structure
KR100252846B1 (ko) * 1997-12-26 2000-05-01 김영환 반도체소자의 배선 및 그의 제조방법

Also Published As

Publication number Publication date
JP4068845B2 (ja) 2008-03-26
JP2004511082A (ja) 2004-04-08
CN100338755C (zh) 2007-09-19
MY124911A (en) 2006-07-31
KR20020086609A (ko) 2002-11-18
DE60143472D1 (de) 2010-12-30
EP1264341B1 (en) 2010-11-17
CN1518764A (zh) 2004-08-04
US6555204B1 (en) 2003-04-29
WO2001073841A3 (en) 2002-03-07
IL140566A (en) 2004-06-01
KR100454783B1 (ko) 2004-11-06
EP1264341A2 (en) 2002-12-11
WO2001073841A2 (en) 2001-10-04
IL141832A0 (en) 2002-03-10
AU5218801A (en) 2001-10-08
IL140566A0 (en) 2002-02-10

Similar Documents

Publication Publication Date Title
TW517366B (en) Method of preventing bridging between polycrystalline micro-scale features
TWI355741B (zh)
JP2009246180A (ja) 薄膜コンデンサ
JP2006522488A5 (zh)
TWI228787B (en) Semiconductor device and method of manufacturing same
TW442911B (en) Semiconductor device
JP2005526379A5 (zh)
JP2015076470A (ja) 半導体装置
JPH0256721B2 (zh)
TW541571B (en) Semiconductor device
TW465029B (en) Wiring structure for semiconductor device
US10361320B2 (en) Process of forming metal-insulator-metal (MIM) capacitor
JP6003213B2 (ja) 半導体装置の製造方法
TW415035B (en) Semiconductor device
TW502337B (en) Method for reducing WSix grain and its structure
TW550866B (en) Self-aligned process method of ridge shape waveguide semiconductor laser
JP2554043B2 (ja) 半導体装置及びその製造方法
TW495888B (en) Method of forming nano-scale structures from polycrystalline materials and nano-scale structures formed thereby
JP5835170B2 (ja) 半導体装置の製造方法
JP2009267358A (ja) 半導体装置
TW442441B (en) Method for improving deposition of tungsten silicide (WSix)
TWI260714B (en) Method for forming a metal layer in multiple steps
TWI254365B (en) Method of fabricating conductive lines
TW406185B (en) The manufacture method of the ink jet print head chip and the structure thereof
JP2630440B2 (ja) 半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees