517246 五、發明説明（1 ) 本發明是有關於一種根據申請專利範圍第1項前言用於 將記憶體矩陣之字元線去除活性之電路配置。 在通常的數位資訊記憶體中，此等記憶胞形成由行與列 構成的矩陣（matrix)，爲了選出用來寫入與讀出的記憶胞 ，而將所配置有關列的”字元線’’活化，並且驅動所配置有 關行的”位元線”，此字元線選擇性的活化，因此此矩陣列 之定址（addressing)，通常是採用歹[J -位址解碼器 (address decoder)，其具有與字元線個別連接之出口， 以及具有入口用於接收數位化列位址（row address)的位 元。以類似的方式藉由行位址解碼器以實施位元線選擇式 的驅動。 此字元線之活化（啓動）是藉由施加活化電位而實施，其 須控制調整所配置記憶胞之切換電晶體，使得此儲存於記 憶胞中的電荷傳送至各個位元線上，此活化電位是由列-位址解碼器施加，其選出各待活化的字元線。 在實施了讀或寫的作業之後，字元線由於被導至去除活 化電位中而再度去除活化，因爲此電位將記憶胞之電晶體 截止（off)。此去除活化（de - active)電位是由串聯之位址解 碼器而施加，其藉由個別配置於有關之字元線之連接裝置 而使能導電，其將吡有關的字元線與此有關的電位傳導輸 送系統連接。此連接裝置通常是電晶體開關，其右去除活 化指令中的反應中完全接通。 在一些測試中，（其實施用於記憶體矩陣上之功能檢驗） ，實施短暫的活化並且然後將字元線去除活化，而在活化 517246 五、發明説明（2 ) 期間沒有執行讀入或寫出作業。此測試活化可以例如作爲 漏電危險之證明，尤其當因此此活化要維持較長的期間及 /或以稍微過高的活化電位實施時。此種漏電電流例如由 被活化之字元線流至與記憶胞毗鄰未活化之字元線。可能 發生之漏電電流因此影響到未活化字元線上之記憶胞之電 荷負載狀態，其藉由事後檢查其記憶體內容而可確定。爲 了節省測試時間，此測試活化較佳在多個字元線上同時實 施，並且更確切地說在此種選擇中，此活化之字元線與未 活化之樣本（sample)毗鄰。此所謂的”多重字元線選擇”可 以預先程式設計於列位址解碼器中，其例如應該在於選出 每四個字元線用於活化，而介於其間的字元線則保持未活 化。 在將多個活化之字元線同時去除活化時，此經由所配置 之去除活化之電晶體所流過的放電電流相加至相當高的總 電流（其將網路負載），其導致去除活化（de-activate)電 位。此網路因此主要是由非活化字元線，以及由於在列位 址解碼器中由於位置相當狹窄並且因此是相當高歐姆電阻 之佈線所構成。其將去除活化電位分配於解碼器之配置於 接線上之其他元件。由於此佈線所形成金屬化之高的電阻 ，而在將活化的字元線同時去除活化時，在上述的網路上 產生電阻之電壓降，其由其他的非活化的字元線負載，最 強的是在直接毗鄰的樣本。在此處實施較大的電壓上升， 其與活化字元線的總數成比例，並且因此與力求達成之時 間節省成比例。此所產生之電壓上升造成在相關的字元線 -4- 517246 五、發明説明（3 ) 中，所配置記憶胞電晶體之截止效應之降低，因而在毗鄰 記憶胞中的資訊會部份或全部被拭去。 爲了防止種危險，截至目前爲止將在”多重-字元線-選 擇”中各自同時選出之字元線之數目保持得小。然而其產 生作爲結果是須要較長的測試時間。其替代的方式是，將 此去除活化電位之網路設計成非常低歐姆電阻，然而其所 須之較寬之金屬化以及由於位置的理由，此方式並非所期 望。 本發明的目的是提供一種技術裝置，其允許在記憶體矩 陣上同時有相當大數目之活化字元線，並且沒有干擾副作 用地去除活化。此目的是根據本發明藉由具有在申請專利 範圍第1項中所說明之特徵之電路配置而達成。 本發明有利之配置是難申請專利範圍附屬項中突顯其特 色。 因此本發明在一電路配置上實現記憶體矩陣之字元線之 去除活化，其每一個可控制的連接裝置用於連接此有關的 字元線與一具有共同的用於導引字元線之去除活化電位之 輸送系統。其中設有控制電路，其在去除活化指令的反應 中產生一個使得可控制的連接裝置導電的去除活化控制信 號。根據本發明此控制電路包括可選擇地接通之衰減裝置 ’其在接通的狀態中此經由造成導電之連接裝置所流過的 電流被限制於此種範圍中，使得經由此輸送系統所流過之 所有電流不超過預設之値。 以根據本發明所設之衰減裝置，使得在此傳導去除活化 517246 五、發明説明（4 ) 電位之輸送系統中之強的電流’以及因此以上所提到進一 步的電壓升高（其在將字元線以正常的方式同時去除活化 時須擔心），可以降低或完全避免。它因此可以，在多重 -字元線-選擇’’中的測試以遠較迄今爲多之字元線實施 ，並且因此縮短在記憶體矩陣上的整個測試時間。 此所期望之電流限制可以藉由改變字元線-連接裝置之 有效電阻與去除活化電位-輸送系統之有效電阻之比例而 達成。藉由此在字元線與去除活化電位-輸送系統之間2 連接裝置電阻之增加，此活化字元線之釋放電流在所有非 活化字元線上的分配改善。與此相應的，此根據本發明的 有利的實施形式之衰減裝置具有裝置，用於增加連接裝置 之電阻。 此裝置可以是在每一個連接裝置上設有列電阻器，其在 正常的情況下中斷（OFF)，只有在當同時多個活化之字元 線去除活化時，才有效的接通。然而此須要多個額外的構 件與佈線。其本身是採用靈巧的方式，當每一個連接裝置 如以本身所熟知的方式，當每一個連接裝置如以本身所熟 知的方式是由去除活化之電晶體所構成時，其主要的電流 區段是位於有關的字元線與輸送系統之間，並且其控制 電極接收去除活化之控制信號。在此情況中可以藉由用於 去除活化控制信號之電壓上升之減少，因此藉由此信號之 驅動上述電晶體振幅之降低，而達成連接裝置電阻之增加 。另外或替代式的，此根據本發明之衰減裝置包括設備用 於延長此去除活化控制信號之上升時間。由於避免了釋放 -6- 517246 五、發明説明（5 ) 電流高的尖峰（如同此外它在去除活化控制信號之大的側 面斜度中所產生），因此同樣地達成電流之限制。 本發明以及尤其是配置本發明之特徵，在以下根據附圖 作進一步說明，其顯示較佳實施形式之流程圖。 圖式之簡單說明 本發明之唯一圖式顯示將記憶體矩陣之字元線去活化所 用之電路配置。 此圖式顯示記憶體矩陣1之邊緣之右邊的一部份，而各 個字元線WL注入其中。通常此等字元線組織成重疊的組 ，其中此不同組的字元線在行的方向中循環地接續相繼設 置，在此說明的情況中是四組，並且更進一步地說明，只 有每一組之三個第一的字元線WL，其爲第一，第五與第九 個字元線形成於整個列序列中，此位於其間之另外三組字 元線僅以虛線表示。 此記憶體矩陣1形成記憶體模組之多個區段。此區段本 身與每一區段中的字元線WL是選擇性地可由列位址解碼 器所驅動，其此外包括所說明的電路。在此解碼器中還設 有電源或饋電線用於提供固定並且明確不同的電位。因此 屬於此電位，其爲"低”位準（L-位準，例如0伏特）與”高”位 準（H -位準，例如+2伏特），用於界定二位元値或邏輯値 ”〇”與”1”，以及其他的電位，其以下將進一步的說明。其 採用H—位準其相對應於邏輯”1”並且爲正，以及”L-位準 ’’其相對應於邏輯"〇”。 每一個字元線WL可以經由各第一字元線-電晶體T1 (以 -7- 517246 五、發明説明（6 ) 下稱爲活化電晶體），而在活化電位中驅動。此電位在此 所描述的情況中是Η -位準。其須將記憶體矩陣1之毗鄰 字元線（未圖示）之記憶胞電晶體調整控制，使得它將此在記 憶胞中所儲存的電荷傳送至各個位元線中。每一個活化電 晶體Τ1是具有Ρ -通道之場效應電晶體（P-FET)(較佳是在 MOS結構中），經由其通道此有關的字元線被置於Η-位準 中，這是當其閘極電極從位址解碼器接收具有L-位準之字 元線一選擇信號WAS時發生。此Η -位準是經由共同的驅 動器線路TL而供應給屬於字元線之各自本身組之活化電晶 體Τ1之所有通道。作爲字元線驅動信號WTS之雙位元狀 態，當字元線活化在有關的組上進行時，此狀態由位址解 碼器帶至Η -位準中。 此外，每一個字元線WL經由第二字元線一電晶體Τ2(以 下稱爲去除活化電晶體），而連接饋電線DL，其與去除活 化電位之電源U連接。此電位較佳是在一位準，其較L-位準還π更低"（負）（例如是-0.3伏）以便它可靠地截止”記 憶體矩陣1之記憶胞電晶體與字元線連接。此去除活化電 晶體Τ2是具有Ν-通道之場效應電晶體（Ν — FET)，其較佳 是在Μ Ο S -結構中。 爲了活化一組字元線WL，位址解碼器將字元線驅動器信 號WTS帶至Η —位準中，並控制字元線選擇信號WAS，其 用於在L一位準中之字元線之待活化之樣本。因此接通此 所配置之活化電晶體T1，並且此有關的字元線在H-位準中 驅動。在活化之前與活化之後，信號WTS是保持在L-位準 517246 五、發明説明（7 ) 中。此對此使用之控制電路在圖示未說明。 根據描述只有此使用於將第一組字元線WL去除活化之 控制電路，其在圖式中整個以參考號碼2表示。對於另外 三個字元線組的每一個相同地設有此種控制電路。此控制 電路2具有輸出線路AL，其與所有的去除活化電晶體2之 閘極電極連接，以便提供去除活化控制信號DSS用於控制 此等電晶體。第一輸入線路EW是用於接收相鄰之字元線 驅動器信號WTS，第二輸入線路EM是用於接收相鄰之模 組調整信號MES，以及第三輸入線路ED是用於接收相鄰 之去除活化指令信號DBS。 與此輸出線路AL相連接的是三個不同的電流控制分支。 此第一分支經由N-FET T6之通道而通往U電位。第二分 支包括兩個P-FET T4與T5，其通道在介於輸出線路Al與 用於H-位準電位源之間串聯。此等FETS T4與T5是切換 電晶體，其在導通（ON)的狀態中不具有額定的電阻値。此 第三分支包括此通道在串聯電路中的兩個P-FETS T7與 T8，以及一個作爲二極體而接通之P-FET T9，並且通往電 位源HL。其爲負則作爲H-位準，然而爲正作爲L-位準。 此P-FET T4之閘極電極是與輸入線路EW連接。此P-FET T5之閘極電極是與ODER-裝置10之輸出相連接，其 具有兩個輸入，其第一個輸入與輸入線路EM連接，以及 其第二個輸入與輸入線路ED連接。P-FET T6與P-FET T8 之閘電極是與位準轉換器20的輸出連接，其信號輸入是與 輸入線路ED連接。此P-FET T7之聞極電極是與位準轉換 -9- 517246 五、發明説明（8 ) 器30之輸出連接，其信號輸入經由反相器40與輸入線路 EM連接。此等位準轉換器20與30是彼此相同並且以所熟 知的方式設置，以便在當其信號輸入具有二位元値”1”時在 其輸出上提供H-位準信號，並且當其信號輸入具有二位元 値時，提供L-位準之信號。此控制電路2是介於兩個作 業方式之間可切換，其在以下稱爲”正常模式”與”測試模式 ’’。用於切換是使用模式調整信號MES其設定”〇”（L-位準） 用於正常模式，以及設定位準）用於測試模式，以下 說明此兩個模式。 正常模式 在正常模式中此控制電路2以一般的方式運作，以便當 在輸入線路ED上接收到字元線去除活化指令時，在其輸出 線路AL突然地帶至H-位準中，並且因此此去除活化電晶 體T2具有陡峭之上升側面而在飽和中驅動，因此與此電晶 體T2相鄰的字元線WL儘可能快地經由饋線DL放電至 Ll-位準中。 當在操作中此記憶體矩陣各應該具有一個唯一的字元線 WL，藉由所配置之字元線選擇信號WAS之L-位準而被活 化或去除活化時，則此正常模式被調整。因此模式調整信 號MES保持在”0”中。當此字元線活化結束時此在其輸入線 路EW所接收的信號WTS如同上述是接通於L-位準中。因 此P-FET T4是在輸入口上調整。 當沒有去除活化指令時，此在指令輸入ED上的信號 DBS是在”1”中，因此位準轉換器20將H-位準與P-FET T6 -10- 517246 五、發明説明（9 ) 之閘極電極耦合（連接）。此P-FET T6因此是導電，並且將 其輸出線路AL保持在Ll-位準中，因此字元線-去除活化電 晶體T2保持被截止。P-FET T5目前仍然不導電，這是由 於其閘極電阻由ODER-裝置10之輸出獲得H-位準（"1”）， 因爲在裝置1 〇的兩個輸入端從指令輸入ED接收到” 1”。P-FET T7是藉由位準轉換器30的輸出信號而被截止，此輸 出信號是在H-位準中，因爲在此位準轉換器的輸入端上出 現π1’’（模式調整信號π〇π之反相）。P-FET T8是藉由位準轉換 器20之輸出端之Η-位準而被截止。 此去除活化指令由藉由將信號DBS” 1 ”交換成”0”而施加（ 此DBS信號於此說明的情況中是”低活化”信號，如其藉由 字母組DBS上面劃線而於圖式中所顯示者）。位準轉換器 20將此在輸入端ED上出現的”0”轉換至Ll-位準中，因此 N-FET T6被截止，而Ll-電位與輸出線路AL分離。此外， ODER-裝置10的輸出（其接收信號MES與DBS)是在L-位 準（”〇”）中，因爲其兩個輸入端此時在”〇”中。這造成P-FET T5接通並且在輸出線路AL與H-電位之間產生低歐姆電阻 的連接。此低歐姆性導致輸出線路AL之電位突然立刻上升 至完全的H-位準中。 它因此在線路Al中產生具有陡峭側面之去除活化控制信 號DSS，作爲對於去除活化指令DBS之回應，此控制信號 DSS以所欲之快速與完整的方式將字元線去除活化電晶體 T2在飽和狀態中接通，以便此活化字元線WL儘可能快地 放電至L l -電位中。 -11- 517246 五、發明説明（1G ) 測試模式 當使用多種-字元線-選擇而用於測試記憶體矩陣時’則 使用此模式，在其中各自多個字元線WL應藉由在多個電 晶體T1上信號WAS之L-位準而活化，並且一起去除活 化。因此模式調整信號MES是設定在’’ 1”。當字元線活化結 束時，此在輸入線路EW上所接收之信號WTS如上述被接 通於L-位準中。因此P-FET T4在輸入端被調整控制。 在去除活化指令出現前，此在指令輸入端ED上的信號 DBS仍然是”1”中，因此位準轉換器20將其H-位準與P-FET T6之閘極電極耦合（連接）。此P-FET T6因此導電，並 且將輸出線路AL仍然保持在Ll-位準中，因此此字元線去 除活化電晶體T2仍然保持被截止。此P-FET T5在控制電 路之測試模式中持續不導電，由於其閘極電極從ODER裝 置1 〇的輸出端得到H-位準（"Γ’）。因爲此在測試模式期間 在其兩個輸入端上由輸入線路MES接收此”1”。此P-FET T7在測試模式的期間藉由位準轉換器30之輸出信號而接 通，其此時在位準中，由於在此位準轉換器之輸入端上 出現（模式調整信號之”1”的反相）。此P-FET T8藉由來 自位準轉換器20之輸出端之H-位準目前仍然保持被截止狀 態。
當在此時施加去除活化指令，（藉由它將信號DBS由” 1 ” 轉換成位準轉換器20將此”0”轉換成在輸出端上的 Ll-位準中，因此P-FET T6被截止，此Ll電位與輸出線路 AL分離。位準轉換器20之輸出端的Ll-電位此時將P-FET -12- 517246 五、發明説明（11 ) T8接通，因此經由此電晶體T8，同樣導電之P-FET T7以 及”二極體ΠΤ9，在輸出線路AL與HL-電位之間產生導電連 接，因而連接輸出線路AL之字元線-去除活化電晶體2是 設置於導電狀態中，以便此所配置之字元線WL放電至去 除活化電位Ll中。 須將元件T7，T8，T9以及電位HL定尺寸，使得此作爲 回應而在去除活化指令上所產生的在線路AL中的去除活化 控制信號DSS，較先前說明的正常模式具有另外的特點， 以便限制在所控制之去除活化電晶體T2中之放電電流。當 信號DSS之終端振幅保持在此位準之下時，則產生電流限 制，此電流導致此去除活化電晶體2之完全接通。這藉由 使用以下而達成：使用電位HL(其較H-位準（例如是+1.6伏 特）稍微正），以及藉由作爲二極體而接通之P-FET T9，（在 其上產生另外恒定之電壓降，其高度爲P-FET T9之臨界電 壓Vth(例如大約0.6伏特））。因此，此去除活化控制信號 DSS被提高至HL-Vth之位準中，其明顯地低於此在正常作 業中經由電晶體T4與T5所達成之H_位準。此去除活化電 晶體2因此並未達成其完全的導電能力，並且所以較正常 模式驅動較少的電流。還有字元線之保持非活化之樣本 (sample)，因此以高歐姆電阻方式連接Ll-饋電線系統DL。 此去除活化之電晶體2之有效通道電阻對饋電線系統DL之 電阻之比例以此方式提高，由於由活化之字元線產生放電 電流，因此在未活化的字元線上沒有產生有害的電壓提高。 電流之限制還可以藉由降低此去除活化控制信號DSS之 -13- 517246 五、發明説明（12 ) 側面斜度而達成。在此信號之陡峭的上升側面中，此經由 去除活化電晶體2流過而從放電之開始由活化字元線所 產生之放電電流，具有一高的尖峰，其非常有助於在此等 未活化字元線上非所欲之電壓之提高。在本發明特殊的實 施例中因此採取措施，以降低上述之側面斜度。 在所說明的控制電路2中此措施在於須形成電路分支， 其包括P-FET T7與T8之串聯電路，使得它在接通的狀態 中具有可覺察之通過電阻（其大於P-FET T4與T5之通過電 阻）。此電阻越高，則此去除活化控制信號DSS之上升側面 越平坦，這是由於增高之RC時間常數與去除活化電晶體 T2之閘極-主體·電容。此可覺察之通道電阻較佳是藉由P-FET T7與T8相當小的尺寸（相較於P-FET T4與T5之尺寸） 而設立。 在圖式中說明P_FET T7與T8作爲具有降低臨界電壓之 電晶體。此種元件之使用在有關電路之爭取達到之特性的 意義上是有利的。然而它還可以使用沒有降低臨界電壓之 之電晶體。在相同的意義中可以如所說明的有利，其將電 晶體T7，T8，T9之基板終端設置於電位HL上。 本發明並不受限於以上所說明以及在圖式中所描述之控 制電路2，其只是一個實施例用於實現本發明之構想。它 可以是此所說明電路配置或是可以替代的實施形式之不同 的變化。 因此此作爲二極體而接通之P-FET T9可藉由真正的二極 體而替換，它在當電位HL單獨地已經夠低時，它還可以沒 -14 - 517246 五、發明説明（13 ) 有替代補償地被刪去，以便達成信號DSS之終端振幅之致 力達成之減少。當此作爲二極體而接通之P-FET T9(或是 在那裡的一個二極體）之臨界電壓獨自符合用於位準降低 時，還可以不使用電位HL，而將完整的Η-位準設置於有關 之電流分支的終端上；如所期望的可以將多個作爲二極體 而接通的電晶體（或是多個二極體）串聯。此等上述之電流 分支之可感受到的電阻是用於降低信號DSS之側面斜度， 其還可藉由插入另外的電阻元件而達成，或是，藉由電晶 體Τ7與Τ8之至少一個而控制其限制，例如藉由降低此由 位準轉換器30所提供之接通位準。它還可以藉由只降低此 去除活化控制信號DSS之側面斜度或終端振幅，而滿足其 要求。 其共同的指標是，當將多個活化之字元線去除活化時， 此由各個字元線所流出之各個電流各自如此大的受到限制 ，使得此等電流之總和保持在關鍵値之下。此經調整之電 流限制措施取決於，例如，想要將多少活化之字元線同時 去除活化；以及例如，此關鍵値是多高。此後者主要是藉 由用於去除活化電位之饋電線系統之取決於結構之阻抗 (i m p e d e n c e)而決定。此指標形成用於調整電流限制之周 邊條件，並且因此是用於構件與位準之大小之週邊條件 (boundary condition)，其被考慮在根據本發明的哀減裝 置中用於電流之限制。 符號之說明 1......記憶體矩陣 -15- 517246 五、發明説明（14) 2……控制電路 10.. ...0DER 裝置 20.. ...位準轉換器 30……位準轉換器 40.....反相器 T1.....活化電晶體 T2.....去除電晶體 T4.....控制分支電晶體 T5.....控制分支電晶體 T6.....控制分支電晶體 T7.....控制分支電晶體 T8.....控制分支電晶體 T9 .....作爲二極體接通之電晶體 AL.....輸出線路 DL.....去除活化電位-饋電線 ED.....指令輸入線路 EM.....模式輸入線路 EW.....輸入位元線驅動器信號 TL.....驅動器信號線路 -16-