TW516118B - Decoding conversion device and method capable of supporting multiple memory chips and their application system - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 83
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000005520 cutting process Methods 0.000 claims description 60
- 238000003860 storage Methods 0.000 claims description 20
- 230000002079 cooperative effect Effects 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 6
- 238000004088 simulation Methods 0.000 claims description 4
- 241000282376 Panthera tigris Species 0.000 claims description 2
- 238000009434 installation Methods 0.000 claims description 2
- 238000005192 partition Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
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Description
經濟部智慧財產局員工消費合作社印製 516118 7965twf.d〇c/0〇9 A7 ---—__ B7 五、發明說明q ) 本發明是有關於一種記憶晶片之解碼轉換裝置，且特 別是有關於一種應用記憶體解碼轉換裝置與方法，以達支 援複數種記憶晶片之記憶體控制器應用系統。 現今科技發展一日千里，記憶晶片不_推陳出新，舊 有記憶晶片淘汰速度十分快速，使得許多應用舊有記憶晶 片之控制器應用系統，囟無法得到舊有記憶晶片之繼續支 援，被迫改版、甚至停產，十分可惜。同樣地，使用現今 支援之記憶晶片的控制器應用系統，未來勢必也將遭遇相 同之命運。因此，使得許多記憶晶片之應用系統難以評估 其生命週期，也造成使用者的困擾。此外，現今支援損壞 記憶晶片之控制器應用系統，因切割方法有限，無法以組 位址(Bank address)方式切割隔離損壞區域，導致使用已_ 離不良區域之記憶晶片的應用系統效能不佳，問題叢生。 有鑑於此，本發明提供一種支援複數種記憶晶片之解 碼轉換裝置與方法，使得過去僅支援舊有記憶晶片之控制 器應用系統，可以應用本發明提供之裝置與方法，以延續 其生命週期。同樣地，使用現今支援之記憶晶片的控制器 應用系統，未來亦可透過本發明提供之裝置與方法，使用 更新之記憶晶片，以提高其耐久性。此外，應用本發明提 供之裝置，可以使用不同之損壞記憶晶片切割方法，以解 決現今系統效能不佳之問題。 本發明提供一種支援複數種記憶晶片之解碼轉換裝 置應用系統，其包括:控制晶片、解碼轉換裝置以及目前運 作gB憶晶片。其中控制晶片輸出位址及晶片選擇訊號，用 3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) 線· 經濟部智慧財產局員工消費合作社印制衣 516118 7965twf.doc/009 A7 B7 五、發明說明（1) 來控制第一^種gS憶晶片。而目則運作記憶晶片係爲弟種 記憶晶片、第二種記憶晶片以及部分損壞之第一種記憶晶 片三者之一。解碼轉換裝置則耦接至控制晶片及目前運作 記憶晶片，用來將控制晶片輸出之位址及晶片選擇訊號轉 換爲輸出位址及晶片選擇訊號，來控制目前運作記憶晶 本發明所提供之一種支援複數種記憶晶片之解碼轉 換裝置包括:選擇設定儲存裝置，用以設定並儲存目前運作 記憶晶片之一選擇設定値；以及邏輯控制及開關電路，耦 接至選擇設定儲存裝置、控制晶片以及目前運作記憶晶 片，用以接收控制晶片輸出之位址及晶片選擇訊號，並根 據選擇設定値，將其轉換爲輸出位址及晶片選擇訊號，來 控制目前運作記憶晶片。 本發明所提供之一種支援複數種記憶晶片之解碼轉 換裝置中，邏輯控制及開關電路包括:直通電路、晶片切割 電路、損壞晶片組位址切割電路、組晶片合倂電路以及開 關電路。直通電路耦接至控制晶片，用以將位址及晶片選 擇訊號直接導通至輸出位址及晶片選擇訊號。晶片切割電 路耦接至控制晶片，用以將第二種記憶晶片切割模擬爲複 數個第一種記憶晶片。損壞晶片組位址切割電路耦接至控 制晶片，用以將部分損壞之第一種記憶晶片以分組（Bank) 方式切割並隔離其損壞之部分，以獲得組數爲原來一半之 記憶晶片。組晶片合倂電路耦接至控制晶片，用以將已以 分組方式切割並隔離之複數個部分損壞之第一種記憶晶片 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------裝—— (請先閱讀背面之注咅？事項本頁) · · -線· 經濟部智慧財產局員工消費合作社印製 516118 7965twf.doc/009 A7 B7 五、發明說明（)） 合倂模擬爲完整之第一種記憶晶片。開關電路耦接至直通 電路、晶片切割電路、損壞晶片組位址切割電路、組晶片 合倂電路、選擇設定儲存裝置以及目前運作記憶晶片，用 以根據選擇設定儲存裝置之選擇設定値，於直通電路、晶 片切割電路、損壞晶片組位址切割電路以及組晶片合倂電 路之輸出中選擇送出正確之輸出位址及晶片選擇訊號，來 控制目前運作記憶晶片。 本發明之較佳實施例中，邏輯控制及開關電路更包括 損壞晶片切割電路，耦接至控制晶片及開關電路，用以將 部分損壞之第一種記憶晶片以列位址方式切割並隔離其損 壞之部分，以獲得與原來相同組(Bank)數但容量只有一半之 記憶晶片。 本發明之較佳實施例中，邏輯控制及開關電路更包括 晶片合倂電路，耦接至控制晶片及開關電路，用以將已以 列位址方式切割並隔離之複數個部分損壞之第一種記憶晶 片合倂模擬爲完整之第一種記憶晶片。 本發明之較佳實施例中，邏輯控制及開關電路更包括 晶片組位址切割電路，耦接至控制晶片及開關電路，用以 將已以分組方式切割並隔離之部分損壞之第一種記憶晶片 以分組方式再切§[J f吴擬爲完整組（B ank)數但容量只有一*半 之記憶晶片。 本發明之較佳實施例中，邏輯控制及開關電路更包括 反相電路’親接至控制晶片及開關電路，用以將列位址訊 號反相爲輸出列位址訊號。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝—— (請先閱讀背面之注咅？事項本頁) 線. 516118 7965twf.doc/009 A7 B7 五、發明說明（+) 本發1月另提供一種支援複數種記憶晶片之轉換方 法，用以將控制晶片輸出之位址及晶片選擇訊號轉換爲輸 出位址及晶片選擇訊號，來控制目前運作記憶晶片。其中 目前運作記憶晶片係爲第一種記憶晶片、第二種記憶晶片 以及複數個部分損壞之第一種記憶晶片三者之一。此轉換 方法爲先選擇設定並儲存目前運作記憶晶片之選擇設定 値，再接收控制晶片輸出之位址及晶片選擇訊號，並根據 選擇設定値，將其轉換爲輸出位址及晶片選擇訊號，來控 制目前運作記憶晶片。 經濟部智慧財產局員工消費合作社印製 -------------裝 i I (請先閱讀背面之注音？事項本頁) 線. 本發明所提供之一種支援複數種記憶晶片之轉換方 法中，當目前運作記憶晶片爲第一種記憶晶片時，第二步 驟爲直接將位址及晶片選擇訊號導通至輸出位址及晶片選 擇訊號；當目前運作記憶晶片爲第二種記憶晶片時，第二 步驟爲將第二種記憶晶片切割模擬爲複數個第一種記憶晶 片；當目前運作記憶晶片爲複數個部分損壞之第一種記憶 晶片時，第二步驟爲將複數個部分損壞之第一種記憶晶片 以分組方式切割並隔離其損壞之部分，再將已以分組方式 切割並隔離之複數個部分損壞之第一種記憶晶片合倂模擬 爲完整組數之第一種記憶晶片。 由上述說明可知，本發明係運用一可彈性規劃之記憶 體解碼電路作爲控制晶片與記憶晶片間之橋樑，並依據選 擇設定値選擇一正確之解碼方式，以便將來自控制晶片之 位址及晶片選擇訊號轉換爲輸出位址及晶片選擇訊號，來 控制目前運作記憶晶片，使其可以倍數容量之新型記憶晶 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516118 7965twf.doc/009 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（$ ) 片替換原先支援使用之舊型記憶晶片，延續使用原來之應 用系統，提升舊有系統之耐久性。此外，藉由不同之損壞 晶片切割隔離方法，更可提升系統之穩定性，增進系統之 效能。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下= 圖式之簡單說明= 第1圖係顯示一種支援複數種記憶晶片之解碼轉換裝 置及其應用系統示意圖；以及 第2圖係顯示根據本發明較佳實施例之一種支援複數 種記憶晶片之解碼轉換裝置及其應用系統方塊圖。 圖式標號之簡單說明= 110控制晶片 120解碼轉換裝置 130目前運作記憶晶片 200解碼轉換裝置 210控制晶片 220選擇設定儲存裝置 230目前運作記憶晶片 300邏輯控制及開關電路 310直通電路 320晶片切割電路 330損壞晶片切割電路 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) 訂： 線· 經濟部智慧財產局員工消費合作社印制衣 516118 7965twf.doc/009 A7 B7 五、發明說明（G ) 340晶片合倂電路 350組晶片合倂電路 360反相電路 370損壞晶片組位址切割電路 380晶片組位址切割電路 390開關電路 實施例 第1圖爲本發明一較佳實施例之一種支援複數種記憶 晶片之解碼轉換裝置及其應用系統示意圖，如第1圖所示， 此支援複數種記憶晶片之解碼轉換裝置應用系統，包括:控 制晶片110、解碼轉換裝置120以及目前運作記憶晶片130。 其中控制晶片110輸出位址及晶片選擇訊號，用來控制第一 種記憶晶片，此第一種記憶晶片係目前控制晶片可以支援 之曰己彳思晶片。而目即運作記憶晶片13 0係爲第^~^種記憶晶 片、第二種記憶晶片以及部分損壞之第一種記憶晶片三者 之一。其中，控制晶片110無法直接支援控制第二種記憶晶 片。解碼轉換裝置120則耦接至控制晶片11〇及目前運作記 憶晶片130，用來將控制晶片11〇輸出之位址及晶片選擇訊 號轉換爲輸出位址及晶片選擇訊號，來控制目前運作記憶 晶片130。 第2圖所示，爲根據本發明一較佳實施例之一種支援 複數種記憶晶片之解碼轉換裝置及其應用系統方塊圖，如 第2圖所示，此解碼轉換裝置200包括:選擇設定儲存裝置220 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) --線· 516118 7965twf.doc/009 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（^) 以及邏輯控制及開關電路300。選擇設定儲存裝置220用以 設定並儲存目前運作記憶晶片230之選擇設定値。此裝置可 以選擇使用電性可抹除可規劃僅讀記憶體（EEPROM)來達 成。邏輯控制及開關電路300，耦接至選擇設定儲存裝置 220、控制晶片210以及目前運作記憶晶片230，用以接收控 制晶片210輸出之位址及晶片選擇訊號，並根據選擇設定 値，將其轉換爲輸出位址及晶片選擇訊號，來控制目前運 作記憶晶片23〇。其中，位址及晶片選擇訊號包括：第一組 位址（Bank address)訊號、第二組位址訊號、行位址（Column address)訊號、列位址（R0W address)訊號、第一晶片選擇 (Clnp selection)訊號以及第二晶片選擇訊號。輸出位址及晶 片選擇訊號則包括：輸出組位址訊號、輸出行位址訊號、 輸出列位址訊號、第一輸出晶片選擇訊號以及第二輸出晶 片選擇訊號。 本較佳實施例中，邏輯控制及開關電路300包括:直通 電路310、晶片切割電路320、損壞晶片組位址切割電路 370、組晶片合倂電路350、以及開關電路39〇。其中，直通 電路3 10耦接至控制晶片210及開關電路39〇，用以直接將位 址及晶片選擇訊號導通至輸出位址及晶片選擇訊號。晶片 切割電路320親接至控制晶片210，用以將第二種記憶晶片 切割模擬爲複數個第一種記憶晶片，其中當第一晶片選擇 訊號或第二晶片選擇訊號致能時，使第一輸出晶片選擇訊 號致能，當第一晶片選擇訊號致能且第二晶片選擇訊號禁 能時，使輸出列位址訊號的最高位元爲低準位，當第一晶 9 --------------^--- (請先閱讀背面之注意事項寫本頁) 訂 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516118 7965twf.doc/009 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（¾ ) 片選擇訊號禁能且第二晶片選擇訊號致能時，使輸出列位 址訊號的最高位元爲高準位。損壞晶片組位址切割電路370 耦接至控制晶片210及開關電路390 ’用以將部分損壞之第 一種記憶晶片以分組方式切割並隔離其損壞之部分，以獲 得組數爲原來一半之記憶晶片，其方法爲將輸出組位址訊 號的最高位元固定爲高準位，以切割選擇使用未損壞之高 位數組，或固定爲低準位，以切割選擇使用未損壞之低位 數組。組晶片合倂電路350耦接至控制晶片210以及開關電 路390，用以將已以分組方式切割並隔離之複數個部分損壞 之第一種記憶晶片合倂模擬爲完整之第一種記憶晶片，其 方法爲當第一晶片選擇訊號致能，且第一組位址訊號以及 第二組位址訊號均爲低準位時，使第一輸出晶片選擇訊號 致能以及輸出組位址訊號爲低準位’當弟一晶片条擇$號 致能，且第一組位址訊號爲低準位以及第二組位址訊號爲 高準位時，使第一輸出晶片選擇訊號致能以及輸出組位址 訊號爲高準位，當第一晶片選擇訊號致能，且第一組位址 訊號爲高準位以及第二組位址訊號爲低準位時，使第二輸 出晶片選擇訊號致能以及輸出組位址訊號爲低準位’以及 當第一晶片選擇訊號致能，且第一組位址訊號爲高準位以 及第二組位址訊號爲高準位時，使第二輸出晶片選擇訊號 致能以及輸出組位址訊號爲高準位。開關電路390耦接至直 通電路310、晶片切割電路320 '損壞晶片組位址切割電路 370、組晶片合倂電路350、選擇設定儲存裝置220以及目前 運作記憶晶片230，用以根據選擇設定儲存裝置220之選擇 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝—— (請先閱讀背面之注意事項本頁) . --線. 516118 A7 B7 965twf.doc/009 五、發明說明（°ρ — — — — — — — — — — — — I- · I I (請先閱讀背面之注咅？事項本頁) 設定値，於直通電路310、晶片切割電路320、損壞晶片組 位址切割電路370、組晶片合倂電路350之輸出中選擇送出 正確之輸出位址及晶片選擇訊號，來控制目前運作記憶晶 片 230。 線. 經濟部智慧財產局員工消費合作社印製 本較佳實施例中，爲了提供更多的部分損壞之第一種 記憶晶片切割隔離方式，邏輯控制及開關電路300可更包括: 損壞晶片切割電路330、晶片合倂電路340、晶片組位址切 割電路380以及反相電路360。其中，損壞晶片切割電路330 耦接至控制晶片21〇，用以將部分損壞之第一種記憶晶片切 割並隔離其損壞之部分，以獲得與原來相同組(Bank)數但容 量只有一半之記憶晶片，其中將輸出列位址訊號的最高位 元固定爲高準位，以切割選擇使用未損壞之下半部，或固 定爲低準位，以切割選擇使用未損壞之上半部。晶片合倂 電路340耦接至控制晶片210，用以將已切割並隔離之複數 個部分損壞之第一種記憶晶片合倂模擬爲完整之第一種記 憶晶片，其中當第一晶片選擇訊號致能，且列位址訊號的 最高位元爲低準位時，使第一輸出晶片選擇訊號致能，當 第一晶片選擇訊號致能，且列位址訊號的最高位元爲高準 位時，使第二輸出晶片選擇訊號致能。晶片組位址切割電 路380，耦接至控制晶片210以及開關電路390，用以將已以 分組方式切割並隔離之部分損壞之第一種記憶晶片以分組 方式再切割模擬爲完整組（Bank)數但容量只有一半之記憶 晶片，其中當第一組位址訊號及第二組位址訊號均爲低準 位日寸’使輸出組ill址通5虎爲低準位及輸出列位址訊號的最 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516118 7965twf.doc/009 A7 B7 五、發明說明（v〇) 局位兀爲低準位’當第一組位址訊號爲低準位及第二組位 址訊號爲高準位時，使輸出組位址訊號爲低準位及輸出列 位址訊號的最高位元爲高準位，當第一組位址訊號爲高、準 位及第二組位址訊號爲低準位時，使輸出組位址訊號爲高 準位及輸出列位址訊號的最高位元爲低準位，以及當第S 組位址訊號爲高準位及第二組位址訊號爲高準位時，使輸 出組位址訊號爲高準位及輸出列位址訊號的最高位元爲高 準位。反相電路360耦接至控制晶片210及開關電路380，用 以將列位址訊號反相爲輸出列位址訊號。 總結而言，本發明較佳實施例可歸納出一種支援複數 種記憶晶片之轉換方法，用以將控制晶片輸出之位址及晶 片選擇訊號轉換爲輸出位址及晶片選擇訊號，來控制目前 運作記憶晶片。其中目前運作記憶晶片係爲第一種記憶晶 片、第二種記憶晶片以及部分損壞之第一種記憶晶片三者 之一，且控制晶片並不直接支援控制第二種記憶晶片，此 轉換方法爲先選擇設定並儲存目前運作記憶晶片之選擇設 定値，再接收控制晶片輸出之位址及晶片選擇訊號，並根 據選擇設定値，將其轉換爲輸出位址及晶片選擇訊號，來 控制目前運作記憶晶片。其中，位址及晶片選擇訊號包括 第一組位址訊號、第二組位址訊號、行位址訊號、列位址 訊號、第一晶片選擇訊號以及第二晶片選擇訊號。輸出位 址及晶片選擇訊號包括輸出組位址訊號、輸出行位址訊 號、輸出列位址訊號、第一輸出晶片選擇訊號以及第二輸 出晶片選擇訊號。 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝·丨— rtt先閱讀背面之注意事項本頁) 訂 --線· 經濟部智慧財產局員工消費合作社印製 516118 7965twf.d〇c/0〇9 A7 B7 五、發明說明（丨\) 本較佳實施例之一種支援複數種記憶晶片之轉換方 法中，當目前運作記憶晶片爲第一種記憶晶片時，其第二 步驟爲直接將位址及晶片選擇訊號導通至輸出位址及晶片 選擇訊號。當目前運作記憶晶片爲第二種記憶晶片時，其 第二步驟爲將第二種記憶晶片切割模擬爲複數個第一種記 憶晶片，方法爲當第一晶片選擇訊號或第二晶片選擇訊號 致能時，使第一輸出晶片選擇訊號致能，當第一晶片選擇 訊號致能且第二晶片選擇訊號禁能時，使輸出列位址訊號 的最高位元爲低準位，當第一晶片選擇訊號禁能且第二晶 片選擇訊號致能時，使輸出列位址訊號的最高位元爲高準 位。當目前運作記憶晶片爲複數個部分損壞之第一種記憶 晶片時，其第二步驟爲將複數個部分損壞之第一種記憶晶 片以分組方式切割並隔離其損壞之部分，以獲得組數爲原 來一半之記憶晶片，再將已以分組方式切割並隔離之複數 個部分損壞之第一種記憶晶片合倂模擬爲完整之第一種記 憶晶片，其.方法爲將輸出組位址訊號的最高位元固定爲高 準位，以切割選擇使用未損壞之高位數組，或固定爲低準 位，以切割選擇使用未損壞之低位數組，且當第一晶片選 擇訊號致能，且第一組位址訊號以及第二組位址訊號均爲 低準位時，使第一輸出晶片選擇訊號致能以及輸出組位址 訊號爲低準位；當第一晶片選擇訊號致能，且第一組位址 訊號爲低準位以及第二組位址訊號爲高準位時，使第一輸 出晶片選擇訊號致能以及輸出組位址訊號爲高準位；當第 一晶片選擇訊號致能，且第一組位址訊號爲高準位以及第 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝—— (請先閱讀背面之注音？事項本頁) 訂·· :線· 經濟部智慧財產局員工消費合作社印製 516118 7 9 65twf.d〇c/〇 〇 g A7 -------- B7 五、發明說明（\Ί>) 一組位址訊號爲低準位時，使第二輸出晶片選擇訊號致能 以及輸出組位址訊號爲低準位；以及當第一晶片選擇訊號 致能’且第一組位址訊號爲高準位以及第二組位址訊號爲 高準位時，使第二輸出晶片選擇訊號致能以及輸出組位址 訊號爲高準位。 由上述說明可知，運用本發明較佳實施例之一種支援 複數種記憶晶片之解碼轉換裝置與方法於應用系統中，則 此系統不但可以使用控制晶片本身支援之記憶晶片，亦可 使用未來倍數容量之新型記憶晶片，更可以將部分損壞之 記憶晶片選擇最佳之方式，予以切割隔離其損壞部分，再 予合倂使用，以增進系統之效能。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內’當可作各種之更動與潤飾，因此本發明之保 護車B S當視後附之申請專利範圍所界定者爲準。 --------------裝—— (請先閱讀背面之注意事項本頁) 訂· --線· 經濟部智慧財產局員工消費合作社印製 4 Ί1 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱）
Claims (1)
- 516118 do c/0 0 9 A8 B8 C8 D8 六、申請專利範圍 1. 一種支援複數種記憶晶片之解碼轉換裝置應用系 統，包括： 一控制晶片，該控制晶片輸出一位址及晶片選擇訊 號，用以控制一第一種記憶晶片，該控制晶片並不直接支 援控制一第二種記憶晶片； 一目前運作記憶晶片，該目前運作記憶晶片係爲該第 一種記憶晶片、該第二種記憶晶片以及部分損壞之該第一 種記憶晶片三者擇一；以及 一解碼轉換裝置，耦接至該控制晶片及該目前運作記 憶晶片，用以將該控制晶片輸出之該位址及晶片選擇訊號 轉換爲一輸出位址及晶片選擇訊號，來控制該目前運作記 1 意晶片。 2. 如申請專利範圍第1項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該解碼轉換裝置包括： 一選擇設定儲存裝置，用以設定並儲存該目前運作記 憶晶片之一選擇設定値；以及 一邏輯控制及開關電路，耦接至該選擇設定儲存裝 置、該控制晶片以及該目前運作記憶晶片，用以接收該控 制晶片輸出之該位址及晶片選擇訊號，並根據該選擇設定 値，將其轉換爲該輸出位址及晶片選擇訊號，來控制該目 前運作記憶晶片。 3. 如申請專利範圍第2項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該位址及晶片選擇訊號包 括：一第一組位址訊號、一第二組位址訊號、一行位址訊 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) 訂 · -λ_ 經濟部智慧財產局員工消費合作社印製 516118 7965twf.doc/009 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 號、一列位址訊號、一第一晶片選擇訊號以及一第二晶片 選擇訊號，該輸出位址及晶片選擇訊號包括：一輸出組位 址訊號、一輸出行位址訊號、一輸出列位址訊號、一第一 輸出晶片選擇訊號以及一第二輸出晶片選擇訊號。 4.如申請專利範圍第3項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該邏輯控制及開關電路包 括： 一直通電路，耦接至該控制晶片，用以直接將該位址 及晶片選擇訊號導通至該輸出位址及晶片選擇訊號； 一晶片切割電路，耦接至該控制晶片，用以將該第二 種記憶晶片切割模擬爲複數個該第一種記憶晶片，其中當 該第一晶片選擇訊號以及該第二晶片選擇訊號二者擇一致 能時，使該第一輸出晶片選擇訊號致能，當該第一晶片選 擇訊號致能且該第二晶片選擇訊號禁能時，使該輸出列位 址訊號的最高位元爲低準位，當該第一晶片選擇訊號禁能 且該第二晶片選擇訊號致能時，使該輸出列位址訊號的最 高位元爲高準位； 一損壞晶片組位址切割電路，耦接至該控制晶片’用 以將部分損壞之該第一種記憶晶片以分組方式切割並隔離 其損壞之部分，其中將該輸出組位址訊號的最高位元固定 爲高準位及低準位二者擇一； 一組晶片合倂電路，耦接至該控制晶片’用以將已以 分組方式切割並隔離之複數個部分損壞之該第一種記憶晶 片合倂模擬爲完整之該第一種記憶晶片，其中當該第一晶 16 --- (請先閱讀背面之注意事項本頁) ί 言· Γ 良 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 516118 A8 B8 7 9 65 twf . doc/ 0 0 9 C8 D8 六、申請專利範圍 片選擇訊號致能，且該第一組位址訊號以及該第二組位址 訊號均爲低準位時，使該第一輸出晶片選擇訊號致能以及 g亥輸出組fl!址成號爲低準位，當該弟一^晶片選擇訊號致 能，且該第一組位址訊號爲低準位以及該第二組位址訊號 爲局準位時’使該第一輸出晶片選擇訊號致能以及該輸出 組位址訊號爲高準位，當該第一晶片選擇訊號致能，且該 第一組位址訊號爲高準位以及該第二組位址訊號爲低準位 時’使該第二輸出晶片選擇訊號致能以及該輸出組位址訊 號爲低準位，以及當該第一晶片選擇訊號致能，且該第一 組位址訊號爲高準位以及該第二組位址訊號爲高準位時， 使該第二輸出晶片選擇訊號致能以及該輸出組位址訊號爲 高準位；以及 一開關電路，耦接至該直通電路、該晶片切割電路、 該損壞晶片組位址切割電路、該組晶片合倂電路、該選擇 設定儲存裝置以及該目前運作記憶晶片，用以根據該選擇 設定儲存裝置之該選擇設定値，於該直通電路、該晶片切 割電路、該損壞晶片組位址切割電路以及該組晶片合倂電 路之輸出中選擇送出正確之該輸出位址及晶片選擇訊號’ 來控制該目前運作記憶晶片。 5.如申請專利範圍第4項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該邏輯控制及開關電路更 包括··一損壞晶片切割電路，耦接至該控制晶片以及該開關 電路，用以將部分損壞之該第一種記憶晶片切割並隔離其 損壞之部分，其中將該輸出列位址訊號的最高位元固定爲 17 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--- (請先閱讀背面之注意事項本頁) 訂· 線· 經濟部智慧財產局員工消費合作社印製 516118 7 9 6 5 twf do c/〇 〇 9 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申睛專利範圍 高準位及低準位二者擇一。 6 ·如申請專利範圍第4項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該邏輯控制及開關電路更 包括：一晶片合倂電路，耦接至該控制晶片以及該開關電 路’用以將已切割並隔離之複數個部分損壞之該第一種記 憶晶片合倂模擬爲完整之該第一種記憶晶片，其中當該第 一晶片選擇訊號致能，且該列位址訊號的最高位元爲低準 位時，使該第一輸出晶片選擇訊號致能，當該第一晶片選 擇訊號致能，且該列位址訊號的最高位元爲高準位時，使 該第二輸出晶片選擇訊號致能。 7.如申請專利範圍第4項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該邏輯控制及開關電路更 包括:一^晶片組位址切割電路，稱接至該控制晶片以及該開 關電路，用以將已以分組方式切割並隔離之部分損壞之該 第一種記憶晶片以分組方式再切割模擬爲完整組數之記憶 晶片，其中當該第一組位址訊號以及該第二組位址訊號均 爲低準位時，使該輸出組位址訊號爲低準位以及該輸出列 位址訊號的最高位元爲低準位，當該第一組位址訊號爲低 準位以及該第二組位址訊號爲高準位時，使該輸出組位址 訊號爲低準位以及該輸出列位址訊號的最高位元爲高準 位，當該第一組位址訊號爲高準位以及該第二組位址訊號 爲低準位時，使該輸出組位址訊號爲高準位以及該輸出列 位址訊號的最尚位元爲低準位，以及當該第一組位址訊號 爲高準位以及該第二組位址訊號爲高準位時，使該輸出組 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項本頁) 言516118 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 7965twf.doc/〇〇 --——--- 六、申請專利範圍 位址訊號爲高準位以及該輸出列位址訊號的最高位元爲高 準位。 8.如申請專利範圍第4項所述之支援複數種記憶晶片 之解碼轉換裝置應用系辦，其中該邏輯控制及開關電路更 包括:一反相電路，耦接至該控制晶片以及該開關電路，用 以將該列位址訊號反相爲寧輸出列位址訊號。 9 ·如申請專利範圍第4項所述之支援複數種記憶晶片 之解碼轉換裝置應用系統，其中該選擇設定儲存裝置係使 用一電性可抹除可規劃僅讀記憶體。 10. —種支援複數種記憶晶片之解碼轉換裝置，用以 將一控制晶片輸出之一位址及晶片選擇訊號轉換爲一輸出 位址及晶片選擇訊號，來控制一目前運作記憶晶片，該目 肖I[運作彳思晶片係爲一‘第~~^種記憶晶片、一^ ^ 一*種記憶晶 片以及部分損壞之該第一種記憶晶片三者擇一，且該控制 晶片並不直接支援控制該第二種記憶晶片，該解碼轉換裝 置包括： 一選擇設定儲存裝置，用以設定並儲存該目前運作記 憶晶片之一選擇設定値；以及 一邏輯控制及開關電路，耦接至該選擇設定儲存裝 置、該控制晶片以及該目前運作記憶晶片’用以接收該控 制晶片輸出之該位址及晶片選擇訊號’並根據該選擇設定 値，將其轉換爲該輸出位址及晶片選擇訊號，來控制該目 前運作記憶晶片。 11. 如申請專利範圍第10項所述之支援複數種記憶晶 19 --------------裝--- (請先閲讀背面之注意事項本頁) 訂· --線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公β ' 516118 A8 B8 7965twf.doc/009 C8 ' __ D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 --------------裂--- (請先閲讀背面之注意事項本頁) 片之解碼轉換裝置，其中該位址及晶片選擇訊號包括：一 第一組位址訊號、一第二組位址訊號、一行位址訊號、一 列位址訊號、一第一晶片選擇訊號以及一第二晶片選擇訊 號，該輸出位址及晶片選擇訊號包括：一輸出組位址訊號、 一輸出行位址訊號、一輸出列位址訊號、一第一輸出晶片 選擇訊號以及一第二輸出晶片選擇訊號。 12.如申請專利範圍第11項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該邏輯控制及開關電路包括： 一直通電路，耦接至該控制晶片，用以直接將該位址 及晶片選擇訊號導通至該輸出位址及晶片選擇訊號； --線- 一晶片切割電路，耦接至該控制晶片，用以將該第二 種sB憶晶片切割模擬爲複數個該第一種記憶晶片，其中當 該第一晶片選擇訊號以及該第二晶片選擇訊號二者擇一致 能時，使該第一輸出晶片選擇訊號致能，當該第一晶片選 擇訊號致能且該第二晶片選擇訊號禁能時，使該輸出列位 址訊號的最高位元爲低準位，當該第一晶片選擇訊號禁能 且該第二晶片選擇訊號致能時，使該輸出列位址訊號的最 高位元爲高準位； 一損壞晶片組位址切割電路，耦接至該控制晶片，用 以將部分損壞之該第一種記憶晶片以分組方式切割並隔離 其損壞之部分，其中將該輸出組位址訊號的最高位元固定 爲高準位及低準位二者擇一； 一組晶片合倂電路，耦接至該控制晶片，用以將已以 分組方式切割並隔離之複數個部分損壞之該第一種記憶晶 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516118 7965twf.doc/〇〇9 C8六、申請專利範圍 — — — — — — — — —— — — I· . I I (請先閱讀背面之注意事項本頁) 片合倂模擬爲完整之該第一種記憶晶片，其中當該第一晶 片選擇訊號致能，且該第一組位址訊號以及該第二組位址 訊號均爲低準位時，使該第一輸出晶片選擇訊號致能以及 該輸出組位址訊號爲低準位，當該第一晶片選擇訊號致 能’且該第一組位址訊號爲低準位以及該第二組位址訊號 爲高準位時，使該第一輸出晶片選擇訊號致能以及該輸出 組位址訊號爲高準位，當該第一晶片選擇訊號致能，且該 第一組位址訊號爲高準位以及該第二組位址訊號爲低準位 時’使該第二輸出晶片選擇訊號致能以及該輸出組位址訊 號爲低準位，以及當該第一晶片選擇訊號致能，且該第一 組位址訊號爲高準位以及該第二組位址訊號爲高準位時， 使該第二輸出晶片選擇訊號致能以及該輸出組位址訊號爲 高準位；以及 --線· 經濟部智慧財產局員工消費合作社印製 一開關電路，耦接至該直通電路、該晶片切割電路、 該損壞晶片組位址切割電路、該組晶片合倂電路、該選擇 設定儲存裝置以及該目前運作記憶晶片，用以根據該選擇 設定儲存裝置之該選擇設定値，於該直通電路、該晶片切 割電路、該損壞晶片組位址切割電路以及該組晶片合倂電 路之輸出中選擇送出正確之該輸出位址及晶片選擇訊號， 來控制該目前運作記憶晶片。 13.如申請專利範圍第12項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該邏輯控制及開關電路更包括:一 損壞晶片切割電路，耦接至該控制晶片以及該開關電路， 用以將部分損壞之該第一種記憶晶片切割並隔離其損壞之 21 本紙張尺度適用中國國家標準（CNS)A4規袼（210 x 297公釐） 516118 7965twf.doc/009 A8 B8 C8 D8 六、申請專利範圍 部分，其中將該輸出列位址訊號的最高位元固定爲高準位 及低準位二者擇一。 14. 如申請專利範圍第12項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該邏輯控制及開關電路更包括:一 晶片合倂電路，耦接至該控制晶片以及該開關電路，用以 將已切割並隔離之複數個部分損壞之該第一種記憶晶片合 倂模擬爲完整之該第一種記憶晶片，其中當該第一晶片選 擇訊號致能，且該列位址訊號的最高位元爲低準位時，使 該第一輸出晶片選擇訊號致能，當該第一晶片選擇訊號致 能，且該列位址訊號的最高位元爲高準位時，使該第二輸 出晶片選擇訊號致能。 15. 如申請專利範圍第12項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該邏輯控制及開關電路更包括: 一晶片組位址切割電路，耦接至該控制晶片以及該開關電 路，用以將已以分組方式切割並隔離之部分損壞之該第一 種記憶晶片以分組方式再切割模擬爲完整組數之記憶晶 片，其中當該第一組位址訊號以及該第二組位址訊號均爲 低準位時，使該輸出組位址訊號爲低準位以及該輸出列位 址訊號的最高位元爲低準位，當該第一組位址訊號爲低準 位以及該第二組位址訊號爲高準位時，使該輸出組位址訊 號爲低準位以及該輸出列位址訊號的最高位元爲高準位， 當該第一組位址訊號爲高準位以及該第二組位址訊號爲低 準位時，使該輸出組位址訊號爲高準位以及該輸出列位址 訊號的最筒位兀爲低準位’以及當目亥第一^組位址訊號爲高 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--- (請先閱讀背面之注意事項本頁) 一·- --線- 經濟部智慧財產局員工消費合作社印製 516118 7965twf.d〇c/009 A8 B8 C8 D8 六、申請專利範圍 準位以及該第二組位址訊號爲高準位時，使該輸出組位址 訊號爲高準位以及該輸出列位址訊號的最高位元爲高準 位。 16. 如申請專利範圍第12項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該邏輯控制及開關電路更包括:一 反相電路，耦接至該控制晶片以及該開關電路，用以將該 列位址訊號反相爲該輸出列位址訊號。 17. 如申請專利範圍第12項所述之支援複數種記憶晶 片之解碼轉換裝置，其中該選擇設定儲存裝置係使用一電 性可抹除可規劃僅讀記憶體。 18. —種支援複數種記憶晶片之解碼轉換方法，用以將 一控制晶片輸出之一位址及晶片選擇訊號轉換爲一輸出位 址及晶片選擇訊號，來控制一目前運作記憶晶片，該目前 運作記憶晶片係爲一第一種記憶晶片、一第二種記憶晶片 以及部分損壞之該第一種記憶晶片三者擇一，且該控制晶 片並不直接支援控制該第二種記憶晶片，該轉換方法包括 下列步驟： 一第一步驟，用以選擇設定並儲存該目前運作記憶晶 片之一選擇設定値；以及 一第二步驟，用以接收該控制晶片輸出之該位址及晶 片選擇訊號，並根據該選擇設定値，將其轉換爲該輸出位 址及晶片選擇訊號，來控制該目前運作記憶晶片。 19. 如申請專利範圍第18項所述之支援複數種記憶晶 片之解碼轉換方法，其中該位址及晶片選擇訊號包括：一 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -- (請先閱讀背面之注意事項本頁) 言 r 經濟部智慧財產局員工消費合作社印製 516118 7965twf.doc/009 A8 B8 C8 D8 六、申請專利範圍 第一組位址訊號、一第二組位址訊號、一行位址訊號、一 列位址訊號、一第一晶片選擇訊號以及一第二晶片選擇訊 號，該輸出位址及晶片選擇訊號包括：一輸出組位址訊號、 一輸出行位址訊號、一輸出列位址訊號、一第一輸出晶片 選擇訊號以及一第二輸出晶片選擇訊號。 20. 如申請專利範圍第18項所述之支援複數種記憶晶 片之解碼轉換方法，其中當該目前運作記憶晶片爲該第一 種記憶晶片時，該第二步驟爲直接將該位址及晶片選擇訊 號導通至該輸出位址及晶片選擇訊號。 21. 如申請專利範圍第18項所述之支援複數種記憶晶 片之解碼轉換方法，其中當該目前運作記憶晶片爲該第二 種記憶晶片時，該第二步驟爲將該第二種記憶晶片切割模 擬爲複數個該第一種記憶晶片’其中當該第一晶片選擇曰只 號以及該第二晶片選擇訊號二者擇一致能時’使該第一輸 出晶片選擇訊號致能，當該第一晶片選擇訊號致能且該第 二晶片選擇訊號禁能時，使該輸出列位址訊號的最高位元 爲低準位，當該第一晶片選擇訊號禁能且該第二晶片選擇 訊號致能時，使該輸出列位址訊號的最高位元爲高準位° 22. 如申請專利範圍第18項所述之支援複數種記憶晶 片之解碼轉換方法，其中當該目前運作記憶晶片爲複數個 部分損壞之該第一種記憶晶片時，該第二步驟爲將被數個 部分損壞之該第一種記憶晶片以分組方式切割並隔離其損 壞之部分，再將已以分組方式切割並隔離之複數個部分損 壞之該第一種記憶晶片合倂模擬爲完整之該第一種記憶晶 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐了 -------------裝—— (請先閱讀背面之注意事項本頁) 訂· •線- 經濟部智慧財產局員工消費合作社印製 516118 7965twf.doc/009 A8 B8 C8 D8 六、申請專利範圍 片，其中將該輸出組位址訊號的最高位元固定爲高準位及 低準位二者擇一，當該第一晶片選擇訊號致能，且該第一 組位址訊號以及該第二組位址訊號均爲低準位時，使該第 一輸出晶片選擇訊號致能以及該輸出組位址訊號爲低準 位，當該第一晶片選擇訊號致能，且該第一組位址訊號爲 低準位以及該第二組位址訊號爲高準位時，使該第一輸出 晶片選擇訊號致能以及該輸出組位址訊號爲高準位，當該 第一晶片選擇訊號致能，且該第一組位址訊號爲高準位以 及該第二組位址訊號爲低準位時，使該第二輸出晶片選擇 訊號致能以及該輸出組位址訊號爲低準位，以及當該第一 晶片選擇訊號致能，且該第一組位址訊號爲高準位以及該 弟一組位址虎爲筒準位時’使目亥第一輸出晶片選擇訊號 致能以及該輸出組位址訊號爲高準位。 -------------裝--- (請先閱讀背面之注意事項本頁) 訂- -線- 經濟部智慧財產局員工消費合作社印製 25 本紙張尺度適用中國國家標準（CNS)A4規袼（210 x 297公釐）
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090122429A TW516118B (en) | 2001-09-11 | 2001-09-11 | Decoding conversion device and method capable of supporting multiple memory chips and their application system |
| US09/990,445 US6754797B2 (en) | 2001-09-11 | 2001-11-20 | Address converter apparatus and method to support various kinds of memory chips and application system thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090122429A TW516118B (en) | 2001-09-11 | 2001-09-11 | Decoding conversion device and method capable of supporting multiple memory chips and their application system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW516118B true TW516118B (en) | 2003-01-01 |
Family
ID=21679286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090122429A TW516118B (en) | 2001-09-11 | 2001-09-11 | Decoding conversion device and method capable of supporting multiple memory chips and their application system |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6754797B2 (zh) |
| TW (1) | TW516118B (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876563B1 (en) * | 2002-12-20 | 2005-04-05 | Cypress Semiconductor Corporation | Method for configuring chip selects in memories |
| US7133960B1 (en) * | 2003-12-31 | 2006-11-07 | Intel Corporation | Logical to physical address mapping of chip selects |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
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-
2001
- 2001-09-11 TW TW090122429A patent/TW516118B/zh not_active IP Right Cessation
- 2001-11-20 US US09/990,445 patent/US6754797B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6754797B2 (en) | 2004-06-22 |
| US20030051118A1 (en) | 2003-03-13 |
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