TW515090B - Non-volatile memory device and its manufacturing method - Google Patents

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TW515090B
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memory element
floating gate
gate electrode
forming
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Toshiharu Suzuki
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Description

515090 A7 B7 五、發明説明（j ) [發明所屬之技術領域] 本發明·為和元件電源之開啟及關閉無關而可儲存資料之 非揮發性記憶元件、及非揮發性記憶元件之製造方法相 關，尤其和採用FG型構成之非揮發性記憶元件及非揮發性 記憶元件的製造方法相關。 [先前技術] MIS (金屬絕緣半導體）型LSI中，將許多和元件電源之開 啟及關閉無關而可儲存資料之非揮發性記憶元件當做儲存 資料的記憶元件使用。此種非揮發性記憶元件以FG (浮閘） 型非揮發性記憶元件、MONOS (金屬-Si氧化膜-Si氮化膜-Si氧化膜-Si基板）型非揮發性記憶元件為代表，都是以一定 之方法來使其帶電並實施情報記錄。 首先，針對傳統構成之FG型非揮發性記憶元件之製造程 序進行說明。 FG型之非揮發性記憶元件的構成上，在MIS型電晶體之 閘門絕緣膜間設有多結晶Si等之浮閘電極’，使此浮閘電極 帶電，可以改變MIS型電晶體之臨界值，進行情報記錄。 圖8及圖9為說明傳統構成之FG型非揮發性記憶元件100 之製造程序的斷面構造圖。 製造FG型非揮發性記憶元件100時，首先如圖8之（a)所 示，在Si基板101以淺刻等方式形成元件分離層102，然 後，以一般的離子澆鑄法形成以調整臨界值電壓為目的之 埋置層103。 然後，再以800°C左右的溫度對Si基板101進行15分鐘左 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 515090 A7 B7 五、發明説明（ 右的熱氧化，如圖8之（b)所示，Si基板101之表面會形成8 nm左右之通道氧化膜104。然後，以一般之LP-CVD或等 離子CVD等方法來形成厚度6 nm左右之浮閘電極105，再 在其表面形成層間絕緣膜1〇6。 圖8之（c)為以此種方式構成之通道氧化膜1〇4、浮閘電極 105、及層間絕緣膜106之詳細構成的放大圖。如圖8之（〇 所示’層間絕緣膜106為Si氧化膜l〇6a、Si氮化膜l〇6b、 及Si氧化膜l〇6c之三層構造。si氧化膜i〇6a的厚度大約5 nm，是以850。(：左右的溫度對浮閘電極1〇5進行1〇分鐘左 右之熱氧化來形成，Si氮化膜i〇6b的厚度大約為12 nm， 是利用一般之LP-CVD及等離子CVD等方法在Sii化膜 l〇6a之表面堆積而成，Si氧化膜1〇心的厚度為6 nm，是以 Si氮化膜106b表面之熱氧化來形成。 形成層間絕緣膜106後，如圖8之（d)所示，利用含有高濃 度燐等之多結晶Si、WSi等形成控制電極107，然後再以一 般之平版印刷技術及RIE技術實施圖9之卜).所示之控制電極 107的圖案形成。另外，將此圖案形成之控制電極ι〇7當做 遮罩，以5 X l〇13/cm2左右之濃度實施燐、砷等之雜質的 離子植入，形成低濃度汲極l〇8a及i〇8b。
其次，如圖9之（b)所示，使用一般之CVD及回蝕法形成 閘極側壁109，將此閘極側壁1〇9當做遮罩，以$ X l〇15/cm2左右之濃度實施燐、砷等之雜質的離子植入，^ 成低濃度汲極110a及ll〇b。 最後’為了錢鑄之雜質活性化’般電加熱爐進行 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱）
發明説明 9〇(TC、30分鐘左右的熱處理、或以快速熱處理（RTP)進行 1050°C、10秒鐘左右的熱處理，形成Si氧化膜等之層間膜 111或多結晶Si之插頭112，而構成圖9之（c)所示的非揮發 性記憶元件1〇〇。 在此非揮發性記憶元件10〇上，當Si基板101為接地狀 態’會對控制電極1〇7施加+20V左右之電壓，此方式可以 利用FN通道電流等，從si基板1〇ι之通道領域對浮閘電極 105輸入電荷並蓄積。在此電荷蓄積狀態下，MIS型電晶體 之臨界值電壓會昇高，此外，此電荷蓄積狀態在停止對控 制電極107施加電壓後也會保持。利用此方式，非揮發性記 憶元件100可以在和元件電源之開啟及關閉無關下餘存資 料。 、 下面則針對傳統構成之MONOS型非揮發性記憶元件的盤 造程序進行說明。 ^ monos型非揮發性記憶元件是由金屬_Si氧化膜_si氮化 膜-Si氧化膜-Si基板之各層所構成，利用蓄.積於。氮化膜、 及Si氧化膜和Si氮化膜之境界附近的活門上的游離電荷來 改變電晶體之臨界值，實施資料儲存（IE3 Trans，E1咖⑽
Dev. ED39(2)，122(1983))。 圖i〇及圖u為說明M0N0S型非揮發性記憶元件⑽ 造程序的斷面構造圖。 製造monos型非揮發性記憶元件200時，首先如圖 ⑷所示’在Si基板201以淺刻等方式形成元件分離層32 = < 然後，以一般的離子澆鑄法形成以調整臨界值電壓為目的 -6-
515090 A7 B7 五、發明説明（4 ) 之埋置層203。 然後，再以800°C左右的溫度對Si基板201進行15分鐘左 右的熱氧化，如圖10之（b)所示，Si基板201之表面會形成3 nm左右之通道氧化膜204。然後，以一般之LP-CVD或等 離子CVD等方法在其表面形成厚度8 nm左右冬Si氮化膜 205。其後，再利用此Si氮化膜205之再氧化，形成3〜5 nm左右的Si氧化膜206。 形成Si氧化膜206後，如圖11之（a)所示，利用含有高濃 度燐等之多結晶Si、WSi等形成控制電極207，然後再以一 般之平版印刷技術及RIE技術實施圖11之（B)所示之控制電 極207的圖案形成。 另外，將此圖案形成之控制電極207當做遮罩，以5 X 1013/cm2左右之濃度實施燐、砷等之雜質的離子植入，形 成圖11之（c)所示之低濃度汲極208&及208b。 其次，使用一般之CVD及回蝕法形成閘極側壁209，將此 閘極側壁209當做遮罩，以5 X 1015/cm2左右之濃度實施 燐、砷等之雜質的離子植入，形成源極21(^及汲極2101)。 最後，為了使澆鑄之雜質活性化，以一般電加熱爐進行 900°C、30分鐘左右的熱處理、或以快速熱處理（RTP)進行 1050°C、10秒鐘左右的熱處理，形成Si氧化膜等之層間膜 2 11.或多結晶Si之插頭2 12，而構成非揮發性記憶元件 200。 利用此方式形成之非揮發性記憶元件200上，接近Si氮化 膜205本身、及Si氧化膜206和Si氮化膜205之界面附近的 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 515090 A7 B7 五、發明説明（5 )
SiON遷移層會形成蓄積電荷的活門，利用此活門蓄積游離 電荷，可以在和元件電源之開啟及關閉無關下儲存資料。 [發明所欲解決之問題] 然而，傳統FG型非揮發性記憶元件100在浮閘電極105及 Si基板101之間有漏電情形時，蓄積於浮閘電極105之全部 電荷都會消失，想要使通道氧化膜104變薄就極為困難。所 以，從Si基板101之通道領域將電荷移入浮閘電極105時， 必須提高Si基板101-浮閘電極105間之必要施加電壓，同 時，對非揮發性記憶元件100施加之資料寫入電壓也必須提 高，這些都是問題點。 提高資料寫入電壓時，為了確保汲極11 〇b之耐壓，不易 達到汲極110b之微細化，而無法追求非揮發性記憶元件 100之小型化。 MONOS型非揮發性記憶元件200，通道氧化膜204、及 Si氧化膜206和Si氮化膜205之界面附近之SiON遷移層的活 門會蓄積游離電荷，而可以儲存資料，故通道氧化膜204雖 然有部份漏電，蓄積於活門的電荷也不會全部失去。所 以，可以使通道氧化膜204之厚度變薄，而可以將資料寫入 電壓抑制在較低的電壓，同時，也比FG型非揮發性記憶元 件100更容易達成元件之小型化。 然而MONOS型非揮發性記憶元件200之活門密度並非很 高，可以蓄積之電荷密度只有FG型非揮發性記憶元件100 之萬分之一左右。 此外，MONOS型非揮發性記憶元件200不易形成良好密 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 515090 A7 B7 五、發明説明（6 ) 度再現性及良好控制性的活門，且微細化之非揮發性記憶 元件200在資料健存時間（Data Retention)及重複寫入/消 除之耐用性等方面也有不足的問題。 本發明有鑑於上述諸點，而提供可以達成確保充份蓄積 電荷密度、資料儲存時間、及重複寫入/消除之耐用性，以 及降低寫入電壓及追求元件之小型化等目的的非揮發性記 憶元件及非揮發性記憶元件之製造方法。 [課題之解決手段] 本發明為了解決前述課題，針對和元件電源之開啟及關 閉無關而可儲存資料之非揮發性記憶元件，提供擁有基礎 之半導體基板、在前述半導體基板上形成通道氧化膜、在 前述通道氧化膜上形成表面為凹凸形狀之浮閘電極、在前 述浮閘電極上形成層間絕緣膜、以及在前述層間絕緣膜上 形成控制電極的非揮發性記憶元件。 因為浮閘電極之表面為凹凸狀，故浮閘電極有較大之表 面積，可以擴大控制電極及浮閘電極之靜電容量。因此， 可以擴大相對於浮閘電極全靜電容量之控制電極及浮閘電 極的靜電容量比（耦合比），可以在不增加對非揮發性記憶元 件整體之施加電壓的情形下，增加對半導體基板-浮閘電極 間的施加電壓。 另外，本發明之非揮發性記憶元件的浮閘電極所具有的 凹凸形狀，最好為類型半球形的凹凸形狀。 此外，本發明之非揮發性記憶元件的浮閘電極所具有的 凹凸形狀，其粒徑最好為10 nm〜2 0 nm。 -9 _ ί 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 515090 A7 B7 五、發明説明（7 ) 此外，本發明之非揮發性記憶元件的層間絕緣膜，最好 以原子層化學氣相成長法形成。 此外，本發明之非揮發性記憶元件的浮閘電極及層間絕 緣膜，最好環繞於控制電極之底面及側面。 此外，本發明之非揮發性記憶元件最好為快閃記憶體 用。 和元件電源之開啟及關閉無關而可儲存資料之非揮發性 記憶元件的製造方法上，提供具有在基礎之半導體基板形 成通道氧化膜的通道氧化膜形成步驟、在前述通道氧化膜 上形成表面為凹凸形狀之浮閘電極的浮閘電極形成步驟、 在前述浮閘電極上形成層間絕緣膜之層間絕緣膜形成步 驟、以及在前述層間絕緣膜上形成控制電極之控制電極形 成步驟的非揮發性記憶元件的製造方法。 此時，因為浮閘電極之表面為凹凸狀，故浮閘電極有較 大之表面積，可以擴大控制電極及浮閘電極之靜電容量。 因此，可以擴大相對於浮閘電極全靜電容量之控制電極及 浮閘電極的靜電容量比（耦合比），可以在不增加對非揮發性 記憶元件整體之施加電壓的情形下，增加對半導體基板-浮 閘電極間的施加電壓。 此外，本發明之非揮發性記憶元件的製造方法上，層間 絕緣膜形成步驟最好以原子層化學氣相成長法形成層間絕 緣膜。 此外，本發明之非揮發性記憶元件的製造方法，最好為 對利用前述通道氧化膜形成步驟、前述浮閘電極形成步 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 515090 A7 B7 五、發明説明（8 ) 驟、前述層間絕緣膜形成步驟、以及前述控制電極形成步 驟所形成之前述通道氧化膜、前述浮閘電極、前述層間絕 緣膜、以及前述控制電極實施蝕刻，形成閘極之閘極蝕刻 步驟。 此外，本發明之非揮發性記憶元件的製造方法，最好擁 有在前述通道氧化膜上形成虛設閘極之虛設閘極形成步 驟、蝕刻前述虛設閘極之虛設閘極蝕刻步驟、以閘極側壁 覆蓋前述虛設閘極之側面的閘極側壁形成步驟、以及在形 成前述閘極側壁後去除前述虛設閘極之虛設閘極去除步 驟，前述浮閘電極形成步驟，會沿著前述閘極側壁之内壁 面形成前述浮閘電極，前述層間絕緣膜形成步驟，則會沿 著前述浮閘電極之内壁面形成前述層間絕緣膜。 [發明之實施圖案] 下面將利.用圖面來說明本發明之實施圖案。 首先，針對本發明之第1實施圖案進行說明。 圖1為本圖案之非揮發性記憶元件1之構造圖。圖1之（a) 為非揮發性記憶元件1之斷面圖，圖1之（b)為圖1之（a)的A 部放大斷面圖。 非揮發性記憶元件1為快閃記憶體用之FG型非揮發性記憶 元件，其主要構成為基礎半導體基板之Si基板2、元件分離 層3、Si基板2内以調整臨界值電壓為目的之埋置層4、在Si 基板2上形成之通道氧化膜5、在通道氧化膜5上形成之凹凸 狀浮閘電極6、在浮閘電極6上形成之層間絕緣膜7、在層間 絕緣膜7上形成之控制電極8、在Si基板2表面上形成之低濃 -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 515090 A7 B7 五、發明説明（9 ) 度汲極9a、9b、源極11a、及汲極lib '在Si基板2上形成 之閘極側壁10、層間膜12、及插頭13。 如圖1之（b)所示，因為非揮發性記憶元件1之浮閘電極之 表面為凹凸狀，故浮閘電極6有較大之表面積，可以擴大控 制電極8及浮閘電極6之靜電容量。此凹凸形狀為香菇形之 半球狀、波形等，可以為任何之凹凸形狀，但最好為可以 使形成之浮閘電極6的表面積維持一定精度之形狀。 下面是針對非揮發性記憶元件1之製造程序進行說明。 圖2及圖3為說明非揮發性記憶元件1之製造程序的斷面構 造圖。 非揮發性記憶元件1的製造程序主要是由在基礎半導體基 板之Si基板2形成通道氧化膜5的通道氧化膜形成步驟、在 前述通道氧化膜5上形成表面為凹凸形狀之浮閘電極6的浮 閘電極形成步驟、在前述浮閘電極6上形成層間絕緣膜7之 層間絕緣膜形成步驟、在前述層間絕緣膜7上形成控制電極 8之控制電極形成步驟、對通道氧化膜5、浮閘電極6、層間 絕緣膜7、及控制電極8實施蝕刻形成閘極之閘極蝕刻步 驟、形成低濃度汲極9a及9b之低濃度汲極形成步驟、形成 閘極側壁10之閘極側壁形成步驟、形成源極11a、汲極lib 之源極、汲極形成步驟、形成層間膜12之層間膜形成步 驟、以及形成插頭13之插頭形成步驟所構成。 下面則依序針對各工程進行說明。 製造非揮發性記憶元件1時，首先如圖2之（a)所示，在Si 基板2以淺刻等方式形成元件分離層3，然後，以一般的離 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 515090 A7 B7 五、發明説明（10 ) 子澆鑄法形成以調整臨界值電壓為目的之埋置層4。 然後，再以800°C左右的溫度對Si基板2進行15分鐘左右 的熱氧化，如圖2之（b)所示，Si基板2之表面會形成8 nm左 右之通道氧化膜5(通道氧化膜形成步驟）。然後，利用高氣 密性之CVD裝置，以無氧狀態下實施之化學氣相成長法 (CVD)等，在通道氧化膜5之表面堆積多結晶Si等，在圖1 之（b)所示之表面上形成半圓狀之凹凸形狀（半球狀結晶： Hemispherical Grain)的浮閘電極6(浮閘電極形成步驟）。 此種半球狀結晶之形成上，例如、利用對應超高真空CVD 裝置内之硅烷（SiH4)的化學氣相成長法（CVD)等，以550 °C、40分鐘將非結晶硅堆積於通道氧化膜5之表面，形成 100 nm左右之非結晶硅膜，然後實施大約10分鐘的退火， 使其成長為粒徑10 nm〜20 nm的半球狀結晶。 形成浮閘電極6後，利用原子層化學氣相成長法（八1^-CVD : Atomic Layer Chemical Vapor Deposition)等超 薄、超高均一之成膜法，使在浮閘電極6之表面形成之 Si02、Si3N4等高信賴度的層間絕緣膜7成長至15 nm左右 (層間絕緣膜形成步驟）。此外，此處形成之層間絕緣膜7最 好能以均一之厚度覆蓋在浮閘電極6之半球狀結晶的表面 上。 形成層間絕緣膜7後，利用一般之LP-CVD等，將含有高 濃度燐等之多結晶Si、WSi等堆積於層間絕緣膜7之表面， 形成圖2之（c)所示之控制電極8(控制電極形成步驟）。然 後，再以一般之平版印刷技術及RIE技術實施圖3之（a)所示 -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 515090 A7 B7 五、發明説明（11 ) 之控制電極8的圖案形成（閘極#刻步驟）。利用此閘極姓刻 步驟’對洲通道氧化_成步驟、浮閘電極形成步驟二 層間絕緣獅成步驟、収㈣魏形成㈣卿成之通 道氧化膜5、浮閘電極6、層間絕緣膜7、以及控制電極8杏 施姓刻，形成閘極。 、
其次，將此圖案形成之控制電極8當做遮罩，以5 X l〇13/cm2左右之濃度實施燐 '砷等之雜質的離子植入，形 成低濃度汲極9&及9b。 裝 其次，如圖3之（b)所示，使用一般之CVD及回钱法形成 閘極側壁10(閘極側壁形成步驟），將此閘極側壁ι〇當做遮 罩以5 X 10 /cm左右之濃度實施燐、砷等之雜質的離 子植入，形成低濃度汲極u a及Ub(源極 '汲極形成步 驟）。 線 最後，為了使澆鑄之雜質活性化，以一般電加熱爐進行 90(TC、30分鐘左右的熱處理、或以快速熱處理（RTp)進行 1050 C、10秒鐘左右的熱處理，形成源極Ua、汲極1115之 連接部的Si氧化膜等之層間膜12(層間膜形成步驟）或多結 晶Si之插頭13(插頭形成步驟），而構成圖3夂（c)所示之非揮 發性記憶元件1。 如上面所述，表面形成半球狀結晶之浮閘電極6以及在此 半球狀結晶之上部具有高度均一層間絕緣膜7之非揮發性記 憶元件1的構成，可以擴大浮閘電極6之表面積，並擴大控 制電極8及浮閘電極6之靜電容量。因此，可以擴大相對於 洋閘電極6全靜電容量之控制電極8及浮閘電極6的靜電容量 -14- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱)
( b)可以在不增加對非揮發性記憶元件1整體之寫 、、的It形下，增加對“基板2_浮閘電極6間的施加電 壓。 、二，因為採用在基礎之Si基板2上形成通道氧化膜5、 在，返氧化膜5上形成表面具有半球狀結晶之浮閘電極6、 在浮閘電極6上形成南度均—之層間絕緣膜7、在層間絕緣 成控制電極8來構成非揮發性記憶元件i，故可以擴 大搞。比’故可以在不增加對非揮發性記憶元件丨整體之寫 入電壓的ff形下’增加對Si基板2_浮閘電極6間的施加電 壓。 口此可以降低非揮發性記憶元件1之寫入電壓，且因為 T以降低必要之沒極的耐壓，並追求元件之小型化。此 外，因為非揮發性記憶元件丨採用FG型構成，也可確保充 伤的蓄積電荷密度、資料儲存時間、及重複寫入/消除之耐 用性。 其次，針對本發明之第2實施圖案進行說明。 本圖案為第1實施圖案的應用例，浮閘電極3〇及層間絕緣 膜31之配置構成和第1實施圖案不同。 圖4為本圖案之非揮發性記憶元件20之構造圖。圖4之（a) 辱非揮發性記憶元件20之斷面圖，圖4之（b)為圖4之（a)的A 部放大斷面圖。 非揮發性記憶元件20為快閃記憶體用之fg型非揮發性記 憶元件’其主要構成為基礎半導體基板之Si基板21、元件 分離層22、Si基板21内以調整臨界值電壓為目的之埋置層 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 515090 A7 B7 五、發明説明（13 ) 23、在Si基板21上形成之通道氧化膜24、在通道氧化膜24 上形成之表面為凹凸狀的浮閘電極30、在浮閘電極30上形 成之層間絕緣膜3 1、在層間絕緣膜3 1上形成之控制電極 32、在Si基板21表面上形成之低濃度汲極26a、26b、源極 28a、及汲極28b、在Si基板21上形成之閘極側壁27、層間 膜29、及插頭33。 此時，浮閘電極30及層間絕緣膜31環繞於控制電極32之 底面及側面，此點和第1實施圖案不同。此種方式，和第1 實施圖案相比，可以擴大相對於浮閘電極3 0全靜電容量之 控制電極32及浮閘電極30的靜電容量比（耦合比）。 如圖4之（b)所示，因為非揮發性記憶元件20之浮閘電極 30之表面為凹凸狀，故浮閘電極30有較大之表面積，為可 以擴大浮閘電極3 0及控制電極32間之靜電容量的構成。此 凹凸形狀為香菇形之半球狀、波形等，可以為任何之凹凸 形狀，但最好為可以使形成之浮閘電極30的表面積維持一 定精度之形狀。 下面是針對非揮發性記憶元件20之製造程序進行說明。 圖5〜圖7為說明非揮發性記憶元件20之製造程序的斷面 構造圖。 非揮發性記憶元件20的製造程序主要是由在基礎半導體 基板之Si基板21形成通道氧化膜24的通道氧化膜形成步 驟、在通道氧化膜24上形成虛設閘極25的虛設閘極形成步 驟、蝕刻虛設閘極25之虛設閘極蝕刻步驟、形成低濃度汲 極26a及26b之低濃度汲極形成步驟、以閘極側壁27覆蓋虛 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 515090 A7 B7
五、發明説明（14 ) 設閘極25之側面的閘極侧壁形成步驟、形成源極叫、 28b之源極、汲極形成步驟、形成層間膜29之層間膜形成步 驟、去除虛㈣極25之虛極去除㈣、形絲面為凹 石狀之浮閘電極30之浮閘電極形成步驟、在浮閘電極3〇上 形成層間絕賴31之層間絕緣膜形成步驟、在層間絕緣膜 31上形成控制電極32之控制電極形成步驟、去除閘門部以 外之洋閘電極30、層間絕缘㈣、及控制電極训平坦化 工程、以及形成插頭33之插頭形成步驟所構成。 下面則依序針對各工程進行說明。 製造非揮發性記憶元件20時，首先如圖5之（^所示，在 Si基板21以淺刻等方式形成元件分離層22，然後，以一般 的離子澆鑄法形成以調整臨界值電壓為目的之埋置層U。 然後，再以800。(：左右的溫度對Si基板21進行15分鐘左 右的熱氧化，如圖5之（b)所示，Si基板21之表面會形成8 nm左右之通道氧化膜24(通道氧化膜形成步驟）。然後，利 用一般LP-CVD裝置等方法，堆積6〇〇 nm左右之^結晶以 膜’形成虛設閘極25(虛設閘極形成步驟）。 針對此積層構造採用一般平版印刷技術及RIE技術實施圖 5之（c)所示之虛設閘極25的圖案形成（虛設閘極蝕刻步驟）。 在虛設閘極25之圖案形成後，將此虛設閘極25當做遮罩， 以5 X 1013/cm2左右之濃度實施燐、砷等之雜質的離子植 入，形成低濃度汲極26&及26b(低濃度汲極形成步驟）。 其次，如圖6之（a)所示，使用一般之CVD及回蝕法形成 閘極側壁27(閘極側壁形成步驟），將此閘極側壁27當做遮 -17- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 515090 A7 B7 五、發明説明（15 ) 罩，以5 X 1015/cm2左右之濃度實施燐、砷等之雜質的離 子植入，.形成低濃度汲極28a及28b(源極、汲極形成步 驟）。 為了使澆鑄之雜質活性化，以一般電加熱爐進行900T：、 30分鐘左右的熱處理、或以快速熱處理（RTP)進行1050 °C、10秒鐘左右的熱處理，如圖6之（b)所示，堆積Si氧化 膜等之層間膜29(層間膜形成步驟）。 然後，如圖6之（c)所示，利用以一般絕緣膜為對象之 CMP等平坦化技術，使層間膜29之表面平坦化，同時使虛 設閘極25露出表面，再以一般蝕刻法去除虛設閘極25(虛設 閘極去除步驟）。 然後，如圖7之（a)所示，利用高氣密性之CVD裝置，以 無氧狀態下實施之化學氣相成長法（CVD)等，在通道氧化 膜24之表面及閘極側壁27之側面堆積多結晶Si等，在圖4之 (b)所示之表面上形成半圓狀之凹凸形狀（半球狀結晶： Hemispherical Grain)的浮閘電極30(浮閘電極形成步 驟）。 此處之浮閘電極30是沿著閘極側壁27之内壁面及層間膜 29之上面形成，此外，此種半球狀結晶之形成上，例如、 利用對應超高真空C VD裝置内之硅烷（SiH4)的化學氣相成 長法等，以550°C、40分鐘將非結晶硅堆積於通道氧化膜 24之表面，形成100 nm左右之非結晶硅膜，然後實施大約 10分鐘的退火，使其成長為粒徑10 nm〜20 nm的半球狀結 晶。 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝 玎
五、發明説明（16 /成浮閘電極30後，利用彻。c程度之溫度的原子層化學 默相成長法’沿浮閘電極3〇之表面堆積高度均-之_2、
Sl3N4等高信賴度、15咖左右的層間絕緣膜31(層間絕緣 膜形成步驟）’然後在其表面堆積添加燐等之多結晶^，形 成控制電極32(控制電極形成步驟）。此外，層間絕緣膜31 —2的形成上’並非採用原子層化學氣相成長法，而是 將:閘電極30之半球狀結晶進行熱氧化後，利用原子層化 學虱相成長法等在表面堆積叫乂，然後對叫…實施再氧 化也可。 八後’如圖7之（b)所示，使其平坦化，去除閘門部以外 之浮閘電極30、層間絕緣膜3 1、及控制電極32(平坦化工 程）最後如圖7之（c)所示，形成源極28a、沒極28b之連 接邛的多結晶Si等之插頭33 (插頭形成步驟）。 如上面所述，表面形成半球狀結晶之浮閘電極3 0及層間 絕緣膜3 1以環繞於控制電極32之底面及側面的方式構成非 揮發性記憶元件20，和第1實施圖案進行比較，可以擴大控 制電極32及浮閘電極3〇的靜電容量。 在本圖案中，浮閘電極30以環繞控制電極32之底面及側 面的方式來形成，而構成非揮發性記憶元件2〇，所以，可 以大幅增加相對於浮閘電極30全靜電容量之控制電極32及 浮閘電極30的靜電容量比（耦合比），可以在不增加對非揮 發性記憶元件20整體之施加電壓的情形下，增加對以基板 21-浮閘電極30間的施加電壓，並減少對非揮發性記憶元件 2〇整體之施加電壓。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 515090 A7 B7 五、發明説明（17 ) 此種方式因為可以降低必要之汲極的耐壓，並追求元件 之小型化。 此外，因為非揮發性記憶元件20採用FG型構成，也可確 保充份的蓄積電荷密度、資料儲存時間、及重複寫入/消除 之财用性。 以閘門長度0.18 //m、閘門寬度1.0 /zm、閘門高度0.6 # m之0.18 // m世代典型FG型非揮發性記憶元件進行比較 時，相對於傳統構成之FG型非揮發性記憶元件的耦合比 0.36，本圖案之非揮發性記憶元件20的耦合比為0.9，可以 提昇將近2.5倍的耦合比。所以，傳統構成若需要20V之寫 入電壓時，本圖案則只要8.7 V之寫入電壓即可寫入。 此外，本發明並不限於前述之實施圖案。例如，第1實施 圖案及第2實施圖案是利用原子層化學氣相成長法在具有半 球狀結晶之浮閘電極表面形成高度均一之層間絕緣膜，但 只要是可以形成大略一致之超薄膜的製造方法，也可以原 子層化學氣相成長法以外的方法來形成層間絕緣膜。 [發明之效果] 如上面說明之本發明中，是以在基礎之半導體基板上形 成通道氧化膜、在通道氧化膜上形成表面為凹凸形狀之浮 閘電極、在浮閘電極上形成高度均一之層間絕緣膜、以及 在層間絕緣膜上形成控制電極的方式構成FG型非揮發性記 憶元件，故可確保充份之蓄積電荷密度、資料儲存時間、 及重複寫入/消除之耐用性，並降低寫入電壓及追求元件之 小型化。 -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） [圖式之簡要說明] 為非揮發性記憶元件構成之構造圖。 造^。a〜(e)為說明非揮發性記憶元件之製造程序的斷面構 造^3。⑷〜⑷為說明非揮發性記憶元件之製造程序的斷面構 n (b)為非揮發性記憶元件構成之斷面構造圖。 造i /⑷為說明非揮發性記憶元件之製造程序的斷面構 造⑷〜⑷為說明非揮發性記憶元件之製造程序的斷面構 造為說明非揮發性記憶元件之製造程序的斷面構 造===傳統構㈣型非揮發性記憶元件之製 造=:::傳統構咖型非揮發性記憶元件之製 圖10(a)〜（c)為說明M〇N〇s型非揮發性記憶元件之 程序的斷面構造圖。 衣把 圖11⑷〜⑷為說_〇N〇s型非揮發性記憶元 程序的斷面構造圖。 心衣k [元件符號之說明] 1、20、100、200···非揮發性記憶元件、2、21 u、 2〇1...Si基板、5、24、104、紙..通道氧化膜、6、3〇、 1〇5、205...浮閘電極、7、31、1〇6、2()6層間絕緣膜、 8、32、107、207···控制電極

Claims (1)

  1. 51509( A B c D 六、申請專利範圍 1. 一種非揮發性記憶元件，為可在和元件電源之開啟及關 閉無關下保持資料之非揮發性記憶元件，其特徵在於具 有： 基礎之半導體基板， 在前述半導體基板上形成之通道氧化膜， 在前述通道氧化膜上形成表面為凹凸形狀之浮閘電 極， 在前述浮閘電極上形成之層間絕緣膜， 以及在前述層間絕緣膜上形成之控制電極。 2. 如申請專利範圍第1項之非揮發性記憶元件，其中前述凹 凸形狀為大致半球狀之凹凸形狀。 3. 如申請專利範圍第2項之非揮發性記憶元件，其中前述凹 凸形狀之粒徑為10 nm〜20 nm。 4. 如申請專利範圍第1項之非揮發性記憶元件，其中前述層 間絕緣膜以原子層化學氣相成長法形成。 5. 如申請專利範圍第1項之非揮發性記憶元件，其中前述浮 閘電極及前述層間絕緣膜包圍前述控制電極之底面及側 面。 6. 如申請專利範圍第1項之非揮發性記憶元件，其為快閃記 憶體用。 7. —種非揮發性記憶元件之製造方法，為可在和元件電源 之開啟及關閉無關下儲存資料之非揮發性記憶元件的製 造方法，其特徵在於具有： 在基礎之半導體基板形成通道氧化膜的通道氧化膜形 -22- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
    51509C A B c D 六、申請專利範圍 成步驟， 在前述通道氧化膜上形成表面具有凹凸形狀之浮閘電 極的浮閘電極形成步驟5 在前述浮閘電極上形成層間絕緣膜之層間絕緣膜形成 步驟， 以及在前述層間絕緣膜上形成控制電極的控制電極形 成步驟。 8. 如申請專利範圍第7項之非揮發性記憶元件的製造方法， 其中前述層間絕緣膜形成步驟是利用原子層化學氣相成 長法來形成前述層間絕緣膜。 9. 如申請專利範圍第7項之非揮發性記憶元件的製造方法， 其中係將利用前述通道氧化膜形成步驟、前述浮閘電極 形成步驟、前述層間絕緣膜形成步驟、以及前述控制電 極形成步驟所形成之前述通道氧化膜、前述浮閘電極、 前述層間絕緣膜、以及前述控制電極實施蝕刻，形成閘 極之閘極蝕刻步驟。 10. 如申請專利範圍第7項之非揮發性記憶元件的製造方法， 其中在上述通道氧化膜形成步驟後，又具有在前述通道 氧化膜上形成虛設閘極之虛設閘極形成步驟， 蝕刻前述虛設閘極之虛設閘極蝕刻步驟， 以閘極側壁覆蓋前述虛設閘極之側面的閘極側壁形成 步驟， 以及在形成前述閘極側壁後，去除前述虛設閘極之虛 設閘極去除步驟； -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    51509C 8 8 8 8 A BCD 申請專利範圍 前述浮閘電極形成步驟，係沿著前述閘極側壁之内壁 面形成前述浮閘電極； 前述層間絕緣膜形成步驟，係沿著前述浮閘電極之内 壁面形成前述層間絕緣膜。 -24- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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