TW515009B - Semiconductor device and fabrication process therefor - Google Patents

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silicon
film
manufacturing
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Kensuke Okonogi
Takuo Ohashi
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Nec Corp
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Description

515009 五、發明說明（1) 發明之領域 _ 本發明係關於一種半導體裝置例如動態隨機存取記憶 體（Dynamic Random Access Memory ; DRAM)與其製造^方 法，特別是關於一種半導體裝置與其製造方法；其中可以 防止以Czochralski (Cz)方法所得之由於存在碎'基板表 面的凹坑缺陷所導致的元件隔絕耐壓惡化。 相關技術之描述 圖1為顯示習用DRAM構造的平面圖，而圖2為沿著圖1 之B — B連線的剖面圖與圖3為沿著圖1之c ~ c連線的剖面 圖。此等圖顯示高度集積化的DRAM記憶單元的狀態，其中 形成有作為字兀線閘極電極。P型矽基板1具有一主表面為 (100 )定向與5 Qcm程度的電阻率。又，此基板1為。矽 晶片，具有沿著<110 >方向的定向平面。以矽的區域氧 化法（L0C0S )將氧化矽膜所構成的元件隔絕膜2形成於p 型矽基板的主表面上，且以元件隔絕膜2定義出例如τ形的 裝置區3。又，裝置區3之各邊的方向與定向平面平行或垂 直，且與矽土板1之主表面的<11〇>結晶學定向一致。裝 置區3即主動區係Τ形，且對於ρ型石夕基板的主表面對稱排 列。 作為記憶單元之字元線的複數個閘極電極5彼此平行 地形成於基板1的表面上，而以閘極氧化膜4插入其間。 又’藉由Ν型摻質的離子植入、以閘極電極5與其上的光阻 ^作為閘極圖案化用遮罩，而將Ν型擴散層7形成於基板表
國丨ΙΗ 第5頁 515009 五、發明說明（2) 面上的裝置區3中。 接著，說明DRAM的製造方法，特別是以L〇c〇s方法形 成元件隔絕膜的步驟。圖4A至4H為以連續步驟顯示習用 DRAM製造方法中形成L0C0S氧化膜之方法的剖面圖'。如圖 4B所不’將熱氧化膜12形成於圖4A所示之碎基板1的表面 上達例如1 0 nm的厚度·’與如圖4C所示，將氮化矽膜丨3以 如120nm的厚度沈積於熱氧化膜12上。 之後，如圖4D所示，將氮化矽膜13圖案化，以便 光刻技術製造場圖案。 接著，如圖4E所示’於例如980。(：下將基板表面熱氧 化，以形成場氧化膜2達例如4 0 0 n m的厚度。 熱氧化之後，如圖4F所示，將氮化矽膜13移除， 將氮化矽膜1 3下的氧化矽膜12移除。 、 再 之後，如圖4G所示，將硼離子6植入整個晶片表面， 以形成通道阻絕層14，條件為i X i〇i2 /cm2的劑量與 ’ lOOOkeV的加速能量。 ” 在離子植入之後，如圖4H所示，進行N型摻質16的離 子植入，以場氧化膜2作為遮罩而在裝置區中形成N型摻 的擴散層7。 〃 Λ 重覆一系列的步驟，包含以LOCOS方法形成場氧化 膜、形成閘極電極（字元線）、與形成擴散層，而最後^ 成DRAM 。 ^ 一般而言，半導體裝置已被微小化與高度集積化，以 增加自晶片得到之基片的產率。在dram的情況中，已使用
第6頁 515009 五、發明說明（3) 最小線寬、絕緣用的最小元件隔絕寬度（以L0C0S方法形 成之用以將裝置彼此隔絕的場氧化膜的寬度）、與閘極長 度均為0.5 //m的設計法則來製造16MbitDRAM。然而，當在 1 6 Mb it DRAM之相同尺吋下製造64Mb itDR AM時，每片基片的 面積變成四倍，而使自晶片得到的基片的數量減少為四分 之一。因此，64Mb itDRAM使用最小線寬、絕緣用的最小元 件隔絕寬度、與閘極長度均為0. 3 5 // m的設計法則，以將 基片面積限制在16MbitDRAM之基片面積的1.5倍，而因此 避免基片產率大大減少。 以此方式，當計劃中的尺寸較小時，產生在高度方向 也減小尺if的需要。因此，用於1 6Mb i tDRAM的場氧化膜的 厚度為4 0 0 nm，但在64MbitDRAM中厚度減小到3 0 0nm，且閘 極氧化膜的厚度也從1 5 n m減小到1 1 n in。 然而，在此種較高集積度的半導體裝置中，在習用 1 6 M b i t D R A Μ中不是問題的元件隔絕耐壓與閘極耐壓將惡 化，結果由於缺陷的基片的數量增加而發生問題。 發明概要 本發明的目的為提供一種半導體裝置與其製造方法， 其中可以防止元件隔絕耐壓下降且玎以增加微小化、高度 集積化的半導體裝置的產率。 ％ 依照本發明的半導體裝置係：在等於或高於1〇5〇〇c的 溫度下’對基板的表面進行氧化處理，以形成厚度等於或 大於1 500 nm的氧化膜，且接著移除氧化膜，從而將存在於
ΙίΗ 第7頁 515009 明的另一 等於或南 於 1 5 0 0 nm 板表面的 坑的密度 明的另一 對基板的 nm的氧化 的凹坑的 明的另一 形成氧化 的凹坑的 將吸收膜 本發明之半導體裝置的 或高於1050 °C的溫度下 於或大於1500nm的氧化 絕。 明之半導體裝置的另一 或高於7. 5nm/min的氧 具有等於或大於1 5 0 0nm 面的元件隔絕。 坑的密度減小到等於或小於氧化處理 前的凹 面進行 以形成 膜，從 於氧化 於 1 050 厚度等 而將存 的值。 面進行 而將存 的值。 基板的 以下各 表面， 行基板 以下各 化基板 膜；接 五、發明說明（4) 基板表面的凹 坑的密度。 依照本發 氧化處理，在 厚度等於或大 而將存在於基 處理之前的凹 依照本發 °C的溫度下， 於或大於1500 在於基板表面 依照本發 氧化處理，以 在於基板表面 又，可以 背面上。 一種依照 步驟··在等於 以形成厚度等 表面的元件隔 依照本發 步驟：在等於 表面，以形成 著進行基板表 半導體裝置係 於 7.5nm/min 的氧化膜，並 凹坑的密度減 的值。 半導體裝置係 表面進行氧化 膜，且接著移 深度減小至等 半導體裝置係 膜，且接著移 深度減小至等 例如複晶矽膜 •對基板的表 的氧化速率下 接著移除氧化 小至等於或小 •在等於或高 處理，以形成 除氧化膜，從 於或小於5 0nm •對基板的表 除氧化膜，從 於或小於5 0 n m 形成於半導體 製造方法包含 ，氧化基板的 膜；並接著進 製造方法包含 化速率下，氧 之厚度的氧化 515009 五、發明說明（5) 在半導體裝置具有吸收膜的情況下，此種裝置可以包 含以下各步驟的製程予以製造··在形成氧化膜的步驟之 後’藉由餘刻只移除形成於基板背面上的氧化膜；沈積複 晶梦膜於基板的兩表面上；餘刻基板，以移除複晶碎膜與 形成於基板的表面上的氧化膜，同時保留基板之表面上的 氧化膜的至少一部分；與再使用實質上不蝕刻矽的蝕刻液 蝕刻基板，以移除保留於基板表面的氧化膜。 在此，實質上不蝕刻矽的蝕刻液為例如氫氟酸。 在本發明中，形成1500nm或更厚的氧化膜，且接著沈 積複晶矽膜於基板背面上作為吸收膜，其中在沈積複晶矽 膜於基板的兩表面上之後，只移除基板背面上的氧化膜， 且之後藉由處理步驟例如乾式蝕刻、CMP、研磨、與使用 硝酸與氫氟酸混合液的濕式蝕刻，移除基板表面上的複晶 石夕膜，其中移除形成在基板表面上之複晶石夕膜下的氧化膜 與此表面上的複晶石夕膜，同時保留基板表面上的氧化膜的 至少一部分。以此製程’可以移除基板表面上之平坦化的 凹坑與可以防止基板的表面產生空孔，以免增加C0P，其 增加將在研磨或使用氫氟酸與硝酸等混合溶液的濕式蝕刻 以移除複晶碎膜之後被發現。移除複晶碎膜之後，藉由濕 式蝕刻、以實質上不姓刻石夕基板的氫氟酸等化學品所構成 的钱刻液’钱刻除去保留的氧化膜。從而，在C 0 P減少的 情況下可以製造具有足夠高的吸收能力的半導體裝置。 依照本發明之半導體裝置的另一製造方法包含以下各 步驟：於1000 °C至1300 °C範圍内的溫度下，對基板進行氫
第9頁 515009 五、發明說明（6) 氣處理；與接著 在半導體裝 包含以下各步驟 化膜於基板的兩 上；#刻基板， 膜，同時保留基 用實質上不蝕刻 板表面上的氧化 依照本發明 步驟：形成氧化 兩表面上；與在 1 0 0 0 °C 至 1 2 0 0 °C 在半導體裝 包含以下各步驟 蝕刻除去形成於 板的兩表面上； 面的氧化膜，同 分；且再使用實 除保留於基板表 在此種製程 也可以減少C 0 P 複晶矽膜。 進行基板表面的元件隔絕。 置具有吸收膜的情況下，此種裝置可以以 的製程予以製造：在氫氣處理之後形成氧 表面上；沈積複晶矽膜於基板的兩表面 以移除複晶矽膜與形成於基板表面的氧化 板表面上的氧化膜的至少一部分；且再使 矽的蝕刻液蝕刻基板，以便移除保留於基 膜。 之半導體裝置的另一製造方法包含以下各 矽膜於基板的表面上或形成氧化矽膜於其 進行基板表面的元件隔絕步驟之前，於 範圍内的溫度下，對基板進行氮氣處理。 置具有吸收膜的情況下，此種裝置可以以 的製程予以製造：在氮氣處理步驟之後只 基板背面的氧化矽膜；沈積複晶矽膜於基 蝕刻基板以移除複晶矽膜與形成於基板表 時保留基板表面上的氧化膜的至少一部 質上不蝕刻矽的蝕刻液蝕刻基板，以便移 面的氧化膜。 中，即使以氫氣或氮氣處理取代氧化處理 ，且也可以在基板的背面形成吸收膜例如 較佳實施例之詳細說明
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續牛i :參考圖式說明本發明的實施例。圖5A至51?為以遠 =二，顯示依照本發明第一實施例之半導體裝置之製3 二巧圖。如圖5A所示，當需在形成L〇c〇sft化膜之、方 =，在矽基板21表面形成氧化膜2〇時，氧化膜2〇的^ 二、於或大於1500 nm。氧化膜2〇係在等於或高κ105〇^ = ，化’凰度下、或在等於或高於7.5nm/min的氧化速率下: 成。 τ广形 在移除氧化膜20之後，製程進入形成LOCOS氧化膜的 步称:在形成LOCOS膜的步驟中，與習知技術相同，如圖 5β所示’形成具有例如l〇nm之厚度的薄的熱氧化膜22於基 板^上，且之後，如圖5C所示，形成具有例如I2nm之厚度，験 的氮化矽膜23。接著，如圖5D所示，將氮化矽膜23圖案 ， 化’以形成氮化矽膜2 3的場圖案。 如圖5E所示，於例如980 °C下加熱基板的表面，以將 -之熱氧化而成長具有例如400nm之厚度的場氧化膜28。之 後’如圖5F所示，移除氮化矽23與薄的氧化膜22。 以此方式形成之場氧化膜2 8用作元件隔絕膜以定義裝 置區，且與習知技術相同，藉由例如光刻與離子植入在裝 置區中製造記憶元件。在以此方式製造的記憶元件中，由 場氧化膜2 8所產生的元件隔絕耐壓極高。 以下說明原因：本發明人以多種實驗進行研究，以知· 元件之微小化所伴隨之習知元件隔絕耐壓或閘極耐壓下 降，而造成缺陷的基片之數量增加的原因。因此，本發明 人發現當存在於矽基板中的由結晶缺陷所導致的空腔（以
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八面體的形狀，各邊皆為4〇〇± 200 nm長）露出在基板的 面時，空腔變成「源於結晶的粒子」（Crystal 土 、表 Originated Particle ;COP :其係基板結晶成長期間 之結晶缺陷所導致的基板凹坑），且當此結晶缺陷所導 的元件隔絕氧化膜（L0C0S氧化膜）的凹處存在於元件 絕區中時，則產生具有低元件隔絕耐壓的基片，這是導致 元件隔絕耐壓下降的原因。又，本發明人發現當同樣的 處直接產生於閘極電極下時，將造成閘極耐壓缺陷。 此結晶缺陷存在於以Czochralski (Cz)方法所製造 的石夕基板中，且若是如圖6A所示結晶缺陷30存在於石夕 1表面附近時，當藉由熱氧化成長場氧化膜2 8時，結晶缺 陷30會如圖6B所示被併入場氧化膜22中。又，如圖6cT所、 示’當場氧化膜2 8成長後被钱刻除去數十n m厚，被併入的 結晶缺陷30露出於場氧化膜28的表面而形成凹處31。場氧 化物2 8對應到凹處3 1的大小而局部變薄。 在此情況下，當使用遮蓋通過（shield—through) 技術植入硼離子2 5以形成圖6 D所示之通道阻絕層2 4時，植 入離子的擴散深度在凹處31處由於凹處31的大小而較其它 部位深，此導致在該處形成較深的通道阻絕層2 4。亦即， 通道阻絕層的低濃度區直接形成於凹處3 1下，於場氧化膜 28下。在此情況下，當將n型摻質27離子植入以形成擴散 層時，如圖6E所示，不僅將擴散層26形成於裝置區中，而 且將N型摻質導入基板的表面、直接在場氧化膜28之凹處 31下的通道阻絕層離子的低濃度區中，由於在凹處31的場
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氧化臈2 8很薄，因此由N型摻質形成反轉層3 2。 同由於此反轉層32的形成而發生電荷洩 耐壓下降，從而產生缺陷的產品。亦即 =絕 不，電極5作為字元線，通過場氧化膜2的_ H方。 $，若，間極電極將通過其上方的場氧化膜中；在【處二 況下，閘極電極33、其下的反轉層32、與插間= 化膜2 8的薄的部分相配合而作為電晶體。因此，在記憶 操作中，當施加電壓至閘極電極33時，空乏層在反^
:ΐUί電流自閘極電極33流向源極擴散層26，‘此 產生洩漏電流。
描顯示一系列操作，其中由C〇P42於L〇C〇S氧化 膜45中形成薄的部分46。考慮C0P42露出於矽基板41表面 的情況。如圖7A所示，將墊氧化膜43與氮化 石夕基板41上，與接著，如圖7B所示，以電聚餘刻於元件隔 絶區中局部移除氮化矽臈44。之後，如圖7C所示，以殘留 的氮化矽膜44作為遮罩將基板的表面熱氧化，從而形成 LOCOS氧化膜45。在此情況下，在c〇p42存在處，^㈧“氧 化臈4 5長成凹狀，且氮化矽臈4 4留在其中。在熱氧化之 後，藉由濕式钱刻移除氮化矽膜4 4，如圖7 D所示，與從而 藉由LOCOS氧化臈45的包圍而在矽基板41表面定義出裝置 區。在此情況下，由於凹狀LOCOS氧化臈45中的氮化矽44 也被移除，因此在LOCOS氧化臈45中形成薄的部分4 6。 另一方面，如圖8A所示，在C0P42出現於將形成閘極
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電極的閘極區4 7中的悟π， . 面的元件隔絕區48 Π ;下丄其*閘極電極被石夕基板41表 至少一部分自碎基ίΪΪ:如圖8Β所示，閘極氧化膜49的 角處閑極氧化膜至内部，因而在⑽42的， 之C0P42之凹下產生在門度ia變薄。亦即，當由結晶缺陷導致 於其中時，成長在凹處中且閑極氧化膜49將形成 备A^底部的氧化膜較成長在其它部分的 ^ ^氧化膜49的薄的部分50具有銳角’產生電 m /、；疋變成導致閘極耐壓惡化與絕緣破壞的原 因。
一因此’本發明人發現由於結晶缺陷所形成的空腔又導 致兀件，絕耐壓的惡化、閘極耐壓下降、與絕緣破壞。 接著’本發明人研究用於減小對元件特性有不良影響 之凹處31的製程。因此，發現可以藉由在形成閘極電極前 的步驟中控制氧化條件而減少露出於矽基板表面的c〇p密 度’且露出於石夕基板表面的凹處31可以藉由使凹處31的外 形變圓而平坦化。依照此發現，又再發現可以避免元件隔 絕耐壓的惡化與閘極氧化膜之可靠度的下降。
圖10為顯示當於1000 °c與1100 °c之溫度下熱氧化矽基 板，氧化膜之厚度與對元件特性有不良影響之COP密度之 間的關係的圖，其中橫座標為厚度（n m )的值，而縱座標 為COP密度（1 /cm2)的值。圖1〇的COP密度表示在移除氧 化膜之後，矽基板表面的COP密度，且因此表示氧化膜與 矽基板間之界面的COP密度。使用的氧化條件為：在112 —02
i 515009 五、發明說明（11)
環，下、於不同溫度下加熱矽基板，而c〇p密度則以市售 之光f缺陷檢查儀（例如，KLA—TENC〇R&司的型號2135 )測1二1^八~丁£^〇1^公司的型號2135用於測量的條件 為·測試杈式為隨機模式、圖素尺寸為〇 25 、與閾值 為15。由圖10明顯可看出，當不加熱時，矽基板表面的 CjP密度在0· 2 /cm2的量級，且在氧化膜厚度達到丨〇〇nm之 刖’對裝置特性有不良影響之c〇p密度不論氧化條件為何 均低。。然而’隨著氧化膜變厚，C〇p密度增加，且當在 1〇〇〇 t下加熱矽基板時，在習用場氧化膜（4〇〇nm )的厚 度到6 0 Onra的厚度附近的範圍中，c〇p密度達到最大值，然 而較此範圍更厚的氧化膜中，c〇p密度幾乎不變化。 另μ一/面’當在U〇〇°C下加熱石夕基板時，氧化膜在 5〇〇:^厚度附&近，的C0P密度達到最大值；在厚度大於5〇〇njn 的耗圍中，k著氧化膜厚度增加c〇p密度下降丨又，以等 於或大於150 〇nm的厚度，對裝置特性有影 度$最土值比較大大地減少達一個量級的大二::^/又 在氧化前於矽基板表面減少C0p密度（〇 · 2 /cm2 )。 -1i⑷f11為顯示橫座標上的氧化溫度與縱座標上的對 π件特性有不良影響的C0P密度之間的關係的圖。如圖u
所不，當氧匕溫度低於1〇50它時，對裝置特性有不良影響 之cop密度高，而當氧化溫度等於或高於1〇5〇 I 。〇p密 度大大下降。 又’圖12為顯示橫座標上的氧化速率與縱座標上的對 元件特性有不良影響之C0P密度之間的關係的圖/如圖12
第15頁 515009 五、發明說明（12) 、田氧化速率等於或高於7.5nm/min時，當與氧化速 二^於7· 5nm /min時比較，對裝置特性有不良影 c〇p 猎度大大地減少。 古认^此。，在本發明中’在形成場氧化膜之前’在等於或 C的氧化溫度下、或等於或高於7.5nm /m i η的氧 ，f下’將半導體裝置例wDRAM的矽基板表面氧化，以 、氧化石夕石夕基板表面，達等於或大於1500 nm的厚 =i在形成場氧化膜之前所形成的氧化矽膜可以在單一操 ，或複數操作中成長。氧化環境可以是I 一〇2環境、鹵 素氣體，境等，且在氧化中可以施用高壓。 在等於或高於1〇5〇 °c之氧化溫度下、或在等於或高於 7· 5nm/min之氧化速率下氧化時，發生c〇p密度大大減少 的其中一 ^因為露出於矽基板表面之c〇p的平坦化現象。 圖1 3為顯示橫座標上氧化矽膜之厚度（ηπι )與縱座標上 P之^深度之間的關係的圖。如圖1 3所示，當氧化矽膜的 厚度等於或大於1 50 〇nm時，COP的深度等於或小於50nm。 因此’在本發明中，氧化矽膜係成長至等於或大於15〇〇nm 的厚度’以減小cop的深度至等於或小於5〇nm。以上述條 件的應用’可以防止c 〇 p所導致的元件隔絕耐壓下降的發 生0 如圖14A所示’在1 〇〇〇 t 了加熱矽基板6〇以形成具有 5 0 0 nm程度之厚度的氧化矽膜61，此為習用場氧化膜之厚 度的量級，於矽基板60表面上，接著由⑶p形成凹處62， C 0 P為具有銳角之八面體空腔形狀的結晶缺陷。然而，如
第16頁 515009 五、發明說明（13) 所示，當在11〇『c下加熱石夕基板6 1 5 0 0nm或以上的氧化石夕膜63時， 现/予度 曰曰缺具有圓肖，結果由c〇p所導致的凹處 另一方面，由於均勻散布在矽基板中的八面 (為導致C0P之原因）隨著基板氧化的進行而愈加體露^出&， 因此存在基板表面的C0P的總數量會隨著氧化^程产辦加 板=邱由於氧化會將一數量的晶隙性石夕原^主入 沾生茶土丄#;二瓶们工脛破日日隙性石夕原子所填滿而 消失。再者，由於在咼溫下以Η2—〇2•氣體所進行的氧化且 有南速率，氧化矽膜與矽基板間之界面上的晶隙性si 的濃度高。反之，當氧化速率低時，單位時間所注入的晶 隙性Si原子數量少，與從而將注入至基板内部與擴散至基 板背面之間的差異最小化，結果在氧化矽膜/矽基板界面 上的晶隙性S i原子濃度低。因此，高溫112一〇2氣體氧化可 促進存在於氧化膜/梦基板界面之碎區中的八面體空腔消 失0 如上所述，由於當在等於或高於1〇5〇 °c之溫度下、咬 在等於或高於7.5nm /min的速率下進行氧化時，存在於氧 化矽膜/矽基板界面之矽區中的結晶缺陷的數量減少，'因 此在藉由蝕刻等處理移除氧化膜以將矽基板表面露出之 後’碎基板洛出之表面上的結晶缺陷的數量減少。因此 當如上所述處理的基板表面被熱氧化以形成場氧化膜時 對場氧化膜的表面上之裝置特性有不良影響之C0P只f/場 氧化膜具有小的影響。又，閘極氧化膜也很難自基板分
第17頁 五、發明說明（14) 離，增進閑極氧化膜的可靠度。 再者，如圖9A^f- 士丄
C〇P的銳角被轉變成不’在^發明中，存在於閘極區4 7之 氧化媒52形被成轉於V二圓上V
式形成，而即使2凹f時，間極氧化膜52被以正常方 生，如圖9 B所示。出二六士 ，膜也沒有任何變薄的效應發 變圓，且1外开彡'姑工；存在於間極氧化膜形成區中的COP 51中的間極=;:;:二在， 在閘極電極處發生電ρ ϋ，4，、、Ό果當施加電壓時不易 防止間極耐壓惡的以本發明的應用， 化膜mcn〇; j 了增；，需要成長厚度較大的氧 膜。耆尺寸減小，可以成長厚度較小的氧化 接者’以下說明本發明之筮—杳 一種丰導俨梦罟的制▲毛月之第一實施例。此實施例說明 種+導體裝置的製造方法，其中將作為吸收（gette 膜的複晶矽膜形成於矽基板背面’ COP平坦化。 叮π廿你/、衣曲上的 + i ί 71至li 2 f顯示依照此實施例之半導體裝置的製造 LOCOlt化膜膝之/曰，形成用於平坦化碎基板之cop ΐ氧Ϊ ::與接者將複晶發臈沈積在基板的背面，接著移d匕化 如圖15A所示，八面體形的結晶缺陷72係存在於 板7丨中，且矽基板7丨的表面存在著由於結晶缺陷空腔夕露基出 第18頁 515009 五、發明說明（15) 所形成的C0P73。 首先，如圖1 5 B所示，以類似第一實施例的方式， 厚度等於或大於150 Onm的氧化矽膜75與76形成在^基板71 的兩表面上’以平坦化COP73。在此操作中，存在於1夕基 板71表面的C0P73被平坦化並被轉變為圓角的凹處74。土 此氧化之後，如圖1 5C所示，藉由背面氧化膜钱刻 (旋轉蝕刻），只移除矽基板71背面上的氧化石夕膜7 6。 如圖1 5 D所示’在移除氧化膜之後，以化學氣相沈積 (Chemical Vapor Deposition ;CVD)等將複晶石夕膜7^與 78沈積於碎基板71的兩表面上。
接著，如圖15E所示，移除矽基板7丨之表面上的複晶 矽膜77與氧化矽膜75。在此操作中，保留矽基板71上之%氧 化膜75的至少一部分。移除矽基板71之表面上的複晶石夕膜 7 7與氧化膜7 5的方法可為例如乾式蝕刻、化學機械研磨、 (Chemical Mechanical Polish ； CMP )、使用包含氫氟 酸與硝酸之混合液的研磨或濕式蝕刻。 在使用包含氳氟酸與硝酸等的混合液移除複晶矽膜7 7 的情況下，將保護膜等形成在石夕基板背面上的複晶石夕膜7 8 上，使得複晶矽膜7 8不與矽基板表面上的複晶矽膜7 7 _起 被移除。 如圖15F所示’在移除複晶石夕膜之後，使用實質上不 蝕刻矽基板71的餘刻液移除留在矽基板7 1表面上的氧化石夕你 膜7 5 a。此種餘刻液可以是例如氫氟酸溶液，且在高溫氧 化處理下平坦化的凹處7 4不會在此餘刻中消失，此係由於
第19頁 五、發明說明（16) 氳氟酸溶液實質 經由上述製 下、或等於或高 或大於1500nm之 坦化，且在高溫 板的背面上，因 也具有高吸收能 接著，以下 上之複晶矽膜77 原因。考慮複晶 在基板表面上的 氟酸與硝酸等的 上的複晶矽膜時 研磨或濕式蝕刻 於此移除而使已 者，包含在矽基 而增加被視為缺 除複晶矽膜同時 成膜例如氧化砍 去。 此外，以下 吸收用複晶矽膜 已被平坦化之半 背面上已沈積複 亡不餘刻矽基板71。 二:51 於九等二”b=50。。的氧化溫度 氧化膜的步驟形成厚度等於 處理驟中，矽基板71的C0P73被平 ,^ 之後，將複晶矽膜78形成在矽基 六沾i二造不但具有減少的缺陷COP、 ^的+導體裝置。 ί日fit途’止蝕刻形成於矽基板71表面 二Ϊ吉5膜75以保留一部分氧化發膜75的 、置，形成於矽基板上而沒有氧化矽膜 ，2、。當與第一實施例同樣藉由以包含氫 混合液的研磨或濕式蝕刻移除矽基板表面 ’藉由以包含氫氟酸與硝酸等的混合液的 1移除到達矽基板表面露出為止，從而由 藉由高溫氧化而平坦化的COP消失。再 板中的結晶缺陷在矽基板表面出現，其進 陷的COP的密度。因此，為了藉由蝕刻移 保留矽基板表面已平坦化的COP，必需形 膜’且以此膜防止矽基板表面被蝕刻除 說明上述之在高溫氧化處理步驟之後形成 的原因。圖16A與16B為顯示一種其上COP 導體裝置的製造方法的剖面圖，其中使用 晶石夕的矽基板。在圖16A與16B中，與圖
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五、發明說明（17) 1JA至15F相同的構造以相同的參考號數表示而不在此詳細 如圖16A所示，複晶矽膜79係形成在矽基板71背面作 $吸收膜，而一些結晶缺陷7 2露出於矽基板7丨表面而為 C0P73，而一些結晶缺陷72包含在矽基板71的内部。以盥 ，一實施例相同的方法形成具有等於或大於15〇〇nm厚度的 氧化矽膜，以平坦化矽基板71的c〇P73。 接著，如圖1 6B所示，當移除氧化膜時，發現矽基板 的(：0?73已被平坦化並轉變成圓角狀的凹處以。在形成 ，化膜的步驟中，將矽基板背面上的複晶矽膜79氧化以形 成結晶的氧化碎膜8 0。 當對背面形成有複晶矽膜79的矽基板71進行高溫氧化 處理時，作為吸收膜的複晶矽膜79被氧化而形成結晶的氧 化矽膜80，導致複晶矽膜79之吸收能力的下降。因此，需 要再次將吸收用複晶矽膜沈積於矽基板的背面。 、 在此實施例中’由於在基板的高溫氧化處理步驟之後 此積複晶石夕膜’故石夕基板7 1背面上的複晶矽膜並未結晶， 因此保留了吸收能力。
圖17為顯示第二實施例之效果的圖，其中將第二實施 例舆其它實施例比較。此實施例中使用的矽基板為在接受 向溫氧化處理之後於背面沈積複晶矽膜作為吸收膜的基 =。用於第一比較例中的基板係以將吸收用複晶矽膜沈積 ^矽基板背面的方式所製備，且對如此以複晶矽膜沈積的 基板進行第一實施例的程序。第二比較例中使用的基板為
第21頁 515009 五、發明說明（18) IG基板（以下稱為DZIG基板），其中形成具有内在吸收 (intrinsic getter ;IG)能力的裸露區（denuded ζ ο n e ; D Z )。使用第一與第二比較例與本實施例的上述基 -板’進行各樣品的F e強制污染的測試並研究在污染之後閘 極氧化膜的初期耐壓良率，結果顯示於圖中。 耐壓良率的評估方法為首先在製備閘極氧化與金氧半 導體（Metal Oxide Semiconductor ;M0S)電容器之前將 F e強制污染於矽基板上。強制污染的進行係使用浸泡 (d i p )污染技術，且在此情況下，污染物濃度為5 χ 1 〇 11 /cm2。在8 0 0 °C下於Η2 —02環境中形成閘極氧化膜至8ηιη的 厚度。評估係針對初期氧化膜耐壓進行，且測量面積為 f 5 0 0 // m2 〇 如圖17所示’第一比較例中的耐壓良率為，而在 本實施例中耐壓良率為9 0 %或更高。又，由圖可知财壓良 -率增加至專於DZIG基板於基板背面上沈積複晶碎膜的效 以下說明本發明的第三實施例。在第一與第二實施例 中，對矽基板進行高溫氧化處理以平坦化C 〇 p與減小⑶p密 度。本發明人獲得一個事實：藉由氫氣處理能引起此種 COP的平坦化。因此，在本實施例中，進行矽基板表面c〇p 的平坦化：進行氫氣處理以減小八面體形之晶袼缺陷，其 係由包含於基板内部的COP所導致。 、 # 與第二實施例相同，在元件隔絕步驟之前，於古π 以氫氣處理石夕基板。此處理中的溫度為介於1 0 0 0 4
1 n
i 515009 五、發明說明（19) °C的範圍内。又，處理期間為例如1 h r。 接著，說明基板表面的COP平坦化與基板内部之八面 體空腔消失的機制。在氫氣處理步驟中，矽基板並不被氧 化而是被還原。S i原子容易在已被還原的基板表面移動且 其表面上的C0P的銳角被移動的Si原子所填滿，而使其銳 角變圓，因此形成具有圓底外形的凹處。基板内部的八面 體空腔消失或數量減少的原因為：空孔與晶隙性S i原子於 碎基板中的固態溶解度由於高溫的氫氣處理而增加。在氧 化處理中，Si被以Si〇2的化學形式固定，其造成一Si原子 所佔有的體積膨脹約兩倍，因而過量的S i原子被排擠到附 近的空間。此種排擠的S i原子被用來填充矽基板的八面體 空腔，造成空腔消失或減少。在本實施例的氫氣處理中， 晶隙性S i原子的固態溶解度由於高溫加熱處理而增加，且 同時空孔的固態溶解度增加。亦即，在高溫下，由於s丨基 板中各晶格點上的S i原子具有熱能，故許多位在晶格點上 的S i原子移動到晶隙點。八面體空腔被許多供應自晶隙點 的S i原子所填滿’藉此使空腔縮小或消失。又，由於空^匕 於矽基板的固態溶解度增加，故八面體空腔也溶進附& 矽基板中而消失。 ％ 透過此種現象，與第一實施例相同，基板表面上具 銳角的C0P被平坦化，且不只基板表面的c〇p被轉變成圓 的凹處，而且空腔也可以使出現於基板内部、於 近、八面體形的結晶缺陷縮小或減少。 m附 如上所述，結論是：由於隨著處理溫度上升，晶隙性
第23頁 ^1^009 五、發明說明（20) 1與空孔於矽基板的固態溶解度增加，因此氳氣處理中最 好使用較高溫，且再者，最好使用較長處理時間，以加速 此種C 0 P的平坦化的機制。在低於丨〇 〇 〇它的溫度下，晶隙 性S 1原子與空孔的固態溶解度不如預期般增加那麼多，因 此’由cop導致之八面體缺陷（空腔缺陷）的縮小尺寸或 ，少數量的效果縮減。另一方面，若是處理溫度高於1300 c ’則石夕基板由於本身的重量而彎曲，而導致易於滑落。 因此’氫氣處理中的處理溫度最好介於㈧㈣它至”㈣它的 範圍内。 士 又’當與第二實施例同樣將吸收膜形成於矽基板背面 時’在石夕基板表面的元件隔絕步驟之前對矽基板進行氫氣 處理’且接著將一層氧化矽膜或多層氧化矽膜形成在矽基 板的此表面或兩表面上，至例如100至1000埃範圍内的厚 度。i人應知氧化矽膜的厚度可以在例如約5 〇至約1 〇 〇 〇 〇 埃的範圍内，以製造上的簡便及產能上的考量，則最好在 約100至約1000埃的範圍内。 s將氧化碎膜形成在矽基板的兩表面上時，只有藉由 钱刻移除背面上的氧化膜。接著，以CVD方法等方法將複 晶石夕膜沈積在矽基板的兩表面上。之後，移除矽基板表面 上的複曰曰石夕膜與氧化石夕膜，而保留至少一部分的氧化膜於 表面上。在移除此膜之後，藉由蝕刻、使用實質上不蝕刻 矽基板的蝕刻液，移除保留的氧化膜，以便得到與第二實 施例中得到、者相同的半導體裝置。亦即，在蝕刻保留的氧 化膜時’由於雖然移除保留的氧化膜但矽基板未被蝕刻，
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五、發明說明（21) 故矽基板表面上由氫氣處理所平坦化的C0P仍保留，同時 將作為吸收膜的複晶矽膜形成於矽基板背面。 當第一實施例的半導體裝置例如記憶元件使用如此製 備的碎基板予以製造時，便可以製造具有高吸收能力的半 導體裝置，此係由於包含在矽基板中的八面體空腔減少， 且矽基板表面的C0P被平坦化，且同時將複晶矽膜形成在 ♦基板背面。
以下說明依照本發明的第四實施例。在本實施例中， 使用鼠氣處理以減少梦基板的C〇p。在氮氣處理中，C0P減 少的機制也與氫氣處理者相似。在本實施例中，也可以在 由於氮氣處理而減少C0P的半導體基板的背面形成複晶矽 所構成的吸收膜。
製程如下：在基板表面之元件隔絕步驟之前，將厚度 在例如1 0 0至1 〇 〇 〇埃範圍内的一層氧化矽膜或多層氧化矽 膜开>成在基板的此表面或兩表面上。吾人應知氧化膜的厚 度可以介於例如約5 0至約1 0 0 0 0埃的範圍内；以製造上的 簡便及產能上的考量，則最好在約1 0 0至約i 〇 〇 〇埃的範圍 内。形成一層氧化膜或多層氧化膜後，對矽基板進行氮氣 處理’於1 0 0 0 °c至1 2 0 0 °c的溫度範圍下。又，處理時間為 例如lhr專。當基板的表面在裸露的狀態下被氮化時，基 板的表面變得極粗糙。然而，預先在矽基板表面形成氧化 膜，此表面不會變粗糙。再者，矽基板表面上C〇p的銳角 被平坦化並轉變成圓角的凹處。 接著，在只移除矽基板背面上的氧化膜之後，將複晶
第25頁 515009 五、發明說明（22) 矽膜沈積在基板的雨表面上。沈積複晶矽膜於兩表面上之 後，將複晶矽膜與表面上的氧化膜移除，而保留至少一部 分的氧化膜。之後，使用實質上不蝕刻矽基板的蝕刻液、 蝕刻移除此保留的氧化膜，以便得到與第二與第三實施例 相同的半導體裝置。 當使用此種製造方法時’藉由接著進行氮氣處理同樣 能減少矽基板的C0P，且藉由使用實質上不蝕刻矽基板的 蝕刻液移除基板表面上的氧化膜’保持基板表面的C0P於 平坦化的狀態。 又，與氫氣環境相同，由於在氮氣環境中，Si在矽基 板表面的移動性增加，而且空孔與晶隙性S i原子在基板的 固態溶解度增加，因此梦基板表面上的C 0 P被平坦化且石夕 基板内部的八面體空腔消失或減小。由於晶隙性S i與空孔 的固態溶解度係由處理溫度所決定，故在氮氣處理中的處 理溫度最好較高，且處理期間最好較長，與第三實施例中 的氫氣處理相同。吾人應知當處理溫度低於100〇(5(：時，縮 小或減少C0P所導致之空腔的效果报小，而 在 超過mo。(：的溫度下進行時，氮 ：二-理在 如上所述，依照本發：在=至12〇〇C的範圍内。 高於1 0 5 0。(：的氧化溫度下 由於矽基板表面係在等於或 腔 從而使對元件特性有不良 min的氧化速率下加埶，以'"、、、或在等於或高於7.5 nm/ ( 氧化矽膜，因此可以使C0P2成厚度等於或大於150〇111»的 以減少導致C〇p的八面體空、各角變圓以平坦化，而且可
第26頁 515009 五、發明說明（23) 影響的C0P減少。將有不利影響的c〇P減少與平坦化，即使 於高集積度的半導體裝置例如DRAM等中也可以提高元件隔 絕耐壓，從而不只可以增加D R A Μ之閘極氧化膜的可靠度， 而且可以增進半導體裝置例如DRAM等的產率。 又，當在1 0 0 0 °C至1 3 0 0 °C的溫度範圍下對矽基板表面 進行氫氣處理時、或在1000 °C至1200 °C的溫度範圍下氮氣 處理時，可以有效平坦化COP，且也可以減少對裝置特性 有不良影響的COP。 再者’由於複晶石夕膜係在平坦化C〇p的氧化處理之後 形成；故石夕基板表面上的氧化膜與複晶矽膜被移除，而保 留一部分的氧化膜於其表面上；而且，使用實質上不蝕刻 矽基板的蝕刻液移除保留於矽基板表面上的氧化膜，因 此，被視為缺陷的cop減少，且可以同時形成吸收膜。 ❿
第27頁 515009 圖式簡單說明 被A丨ίΐ明之上述及其他目的、優點和特色由以下較佳實 ^說'中並參考圖式當可更加明白，其中： 的平面圖、·、員不兩度集積化之DRAM的電極與擴散層的排列 圖2為沿著圖1之B — B連線的剖面圖； 2為沿著圖i之。_c連線的剖面圖； π #止i至4H為連續顯示習用DRAM製程中L0C0S氧化膜的 形成步驟的剖面圖； τ 京邋至5 F為以連續步驟顯示依照本發明第一實施例之 +導體裝置的製造方法的剖面圖； 剖面g6A至61?為顯示由cop所導致之元件隔絕耐壓減小的 ，7A ^7D為顯示薄的部分形成於L0C0S氧化膜中為止 的一系列操作的剖面圖； 圖8A與8B為顯示當圓角的c〇p存在於閘極區時、在 的邛为形成於閘極氧化膜之前一系列操作結果的剖面圖； 圖9人與918為顯示當圓角的C0P存在於閘極區時、一系 』ί:ί果為其中形成在閘極區的閘極氧化膜的厚度不變 的影ί1的0 i顯示氧化溫度對於氧化膜厚度與c〇p間之關係 圖11為顯示氧化溫度與C0P間之關係的圖； 圖12為顯示氧化速率與c〇p間之關係的圖· 圖1 3為顯示氧化矽膜厚度與c〇p深度間之關係的圖；
515009 圖式簡單說明 圖14A與14B為顯示氧化膜厚度與COP深度間之關係的 剖面圖； 圖1 5 A至1 5 F為以連續步驟顯示依照本發明第二實施例 之半導體裝置的製造方法的剖面圖； 圖16A與16B為顯示其上的C0P被平坦化的半導體裝置 的製造方法的剖面圖，其中使用背面已沈積有複晶矽的矽 基板， 圖1 7為顯示第二實施例之效果的圖，當第二實施例與 其它實施例比較。 符號說明 1 基板 2 元件隔絕膜 3 裝置區 4 閘極氧化膜 5 電極 6 硼離子 7 擴散層 11 光阻 12 氧化矽膜 13 氮化矽膜 14 通道阻絕層 16 N型摻質 20 氧化膜 ❿ 第29頁 515009 圖式簡單說明 21 矽基板 22 氧化膜 23 氮化矽膜 24 通道阻絕層 25 硼離子 26 擴散層 27 N型摻質 28 場氧化膜 30 結晶缺陷 31 凹處 32 反轉層 33 閘極電極 41 矽基板 42 COP 43 墊氧化膜 44 氮化矽膜 45 L0C0S氧化膜 46 薄的部分 47 閘極區 48 元件隔絕區 49 氧化膜 50 薄的部分 51 凹處 52 閘極氧化膜 ❿
第30頁 515009 圖式簡單說明 60 矽基板 61 氧化矽膜 62 凹處 63 氧化矽膜 64 凹處 71 矽基板 72 結晶缺陷 73 COP 74 凹處 75a 氧化矽膜 75與76 氧化夕膜 77與78 複晶矽膜 79 複晶矽膜 80 氧化矽膜
第31頁

Claims (1)

  1. 曰 身正 堉請委員明禾，衣案修正逡是否變更原實寳内¾ 附件一：中文申請專利範圍修正本 —MM_891Q18R9_ 年丨> 月 乂 六、申請專利範圍 - i-j:導體裝置的製造方法，包含以下各步-i. 以形：？ = ;1〇5〇。。的溫度下，氧化-基板的表面， 成厚度專於或大於150Onm的氧化膜，·與 接著’進行基板之表面上的元件隔絕。 2· 一種半導體，置的製造方法，包含以下各步驟·· 在等於或高於7.5nm//min的氧化速率下，氧化—基板 、、面，以形成厚度等於或大於1500 nm的氧化膜；舆 接著’進行基板之表面上的元件隔絕。 •依申請專利範圍第1或2的半導體裝置的製造方法，其中 在形成一氧化膜之後，藉由蝕刻移除該氧化膜。 4·依申請專利範圍第1或2項的半導體裝置的製造方法，包 含以下各步驟：在形成該氧化膜之後， 藉由蝕刻只移除形成於基板之背面上的一氧化膜； 沈積複晶石夕膜於基板的兩表面上； 蝕刻該基板，以便移除形成於該基板的該表面上的該 複晶矽膜與該氧化膜，同時保留該氧化膜於該基板的該表 面上的至少一部分；與 ~ 再使用一實質上不姓刻石夕的#刻液#刻該基板，以便 移除保留於基板的該表面上的該氧化膜。 5·依申請專利範圍第4項的半導體裝置的製造方法，其中
    第32頁 2001.12. 27. 032 8910TRR? 曰 修正 六、申請專利範圍 該貫質上不蝕刻矽的蝕 J额刻液為氫氟酸。 6·依申請專利範圍第3 在該蝕刻之後，存在於體裝置的製造方法，其中 Ώ ;基板的該表面上的凹坑的密度等於 或】於在乳化處理之前的凹坑的密度。 7在m範圍第3項的半導體裝置的製造方法，其中 $ γ 之後，存在於基板的該表面的凹坑的該深度等於 或小於5 Onm。 8· f帛導體裝置的製造方法，其中製程包含於進行該基 板之表面的元件隔絕的步驟之前，於丨〇 〇 〇 至1 3 0 0 °C範 圍内的溫度下，對一基板進行一氫氣處理的步驟。 9·依申請專利範圍第8項之半導體裝置的製造方法，包含 以下各步驟： 在該氫氣處理之後’形成氧化膜於基板的兩表面上； 沈積複晶矽膜於該基板的兩表面上； 钱刻該基板’以便移除形成於基板的該表面上的該複 晶矽膜與該氧化膜，同時保留基板的該、表面上的該氧化膜 的至少一部分；與 使用一實質上不蝕刻矽的蝕刻液，再蝕刻該基板，以 便移除保留於基板的該表面上的該氧化膜。
    第33頁 2001.12. 27. 033 515009
    _案號 89lniRR9 六、申請專利範圍 1 0.依申請專利範圍第9項之半導體裝置的製造方法，其 在蝕刻除去保留於基板的該表面上的該氧化膜之後，存在 於基板的該表面上的凹坑的密度等於或小於該氫氣處理 前的凹坑的密度。 11 ·依申清專利範圍第9項之半導體裝置的製造方法，其中 在钱刻除去保留於基板的該表面上的該氧化膜之後，存在 於基板的該表面的一凹坑的深度等於或小於5〇nm。 1 2. —種半導體裝置的製造方法，包含以下各步驟： 形成一氧化矽膜於一基板的一表面上，或形成氧化石夕 膜於該基板的兩表面上； 於1 0 00 t至1 20 0 °C範圍内的溫度下，對該基板進行一 氮氣處理；與 接著，進行基板的該表面的元件隔絕。 1 3.依申請專利範圍第丨2項之半導體裝置的製造方法，包 含以下各步驟： 在該氮氣處理步驟之後，藉由蝕刻只移除形成於基板 之背面上的一氧化膜； 沈積複晶矽膜於該基板的兩表面上； 蝕刻該基板，以便移除該複晶矽膜與形成於基板的該 表面上的該氧化膜，同時保留基板的該表面上的該氧化膜 的至少一部分；與
    第34頁 515009 案號 89101862 年 月 曰 修正 六、申請專利範圍 以 使用一實質上不蝕刻矽的蝕刻液，再蝕刻該基板 便移除保留於基板的該表面上的該氧化膘。 14·依申請專利範圍第13項之半導體裝置的製造方法，其 中在蝕刻除去保留於基板的該表面上的該氧化膜之後，存 在於基板的該表面上的凹坑的密度等於或小於在該氮氣處 理前的凹坑的密度。 15·依申請專利範圍第13項之半導體裝置的製造方法，其 中在蝕刻除去保留於基板的該表面上的該氧化膜之後，存 在於基板的該表面上的一凹坑的深度等於或小於50nm。
    第35頁 2001.12.27.035
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