TW513851B - Clock generator - Google Patents

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513851 A7 B7 五、發明說明（1 ) 發明領域 這項發明是要應用於積體電路晶片內部的時脈產生電 路，而更精確地說這項發明主要是用於將時脈產生電路內 部延遲單元的不匹配特性給降低消除。另一方面·，這項發 明也可應用於在一個時脈週期中產生更多更精確的相位， 及在低頻的工作時脈中產生高頻的輸出時脈訊號。 發明背景 由於由延遲單元所構成的環狀震盪器（ring oscillator ) 及延遲線路（delay line )能在很高的工作頻率下產生非常 精確的相位延遲，所以被廣泛的應用在積體電路中。這些 應用包括：時脈產生與同步電路，時間至數位轉換電路， 及時序還原電路等。 在一些高速的電路系統中，所有延遲單元的輸出相位 皆會拉出來控制資料的處理時序。隨著應用頻率的增高， 資料的處理時間週期將會相對的縮小，若此時延遲單元電 路沒有完全相同的外在環境與內部狀態，則時脈訊號的時 間邊界（timing margin )將會因而減小，造成資料處理的困 難度。在製程技術的不斷演進之下，電路不匹配的情形將 因電路元件的縮小而更加的嚴重。 另外，由於延遲單元電路構成之時脈產生器的最小相 位解析度爲一個延遲單元的時間延遲長度，故若需要得到 更爲精確的相位解析度時，對單一輸出的電路系統而言， 須借助電流式相位內插電路來達成；而對於多筆輸出的電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ’裝— II訂· ！ 經濟部智慧財產局員工消費合作社印製 513851 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 路系統而言，則須使用陣列式環狀震盪器或陣列式延遲線 路來完成。雖然這些方式可以得到更精確的相位解析度， 但整體電路的面積，消耗功率，及複雜度都會因而增大。 發明槪述 在此發明中提供了 一種時脈產生電路，它在原本時脈 產生電路上再加上一組平均放大器（averaging amplifier ) 電路及平均化阻抗，在此使用電阻，來改善延遲單元電路 不匹配效應所造成的非線性度及利用電阻的電壓式相位內 插來增加相位解析度。 將延遲單元電路的輸出端分別接至平均放大器的輸入 端，不僅可以用來當作緩衝器使得延遲單元電路的工作不 受外部負載改變而影響；而整體來說，爲了縮小不匹配效 應所造成的相位非線性度，平均化電阻分別接於相鄰兩平 均放大器相對應的輸出端，按照此一連接方式連接，直至 所有平均放大器被串成一迴圈爲止。平均放大器的負載爲 一對電流源，即是有無限大輸出阻抗的負載，使得輸入電 晶體所產生的電流流至平均化電阻中。若平均化電阻的阻 抗相較於平均放大器負載小很多，則相位非線性度的改善 能達到最佳化的效果。 另一方面，在兩相鄰平均放大器中，爲了獲得更精確 的相位解析度，可利用簡單的電壓式相位內插方式，直接 從平均化電阻中拉出線路而得到所需的相位間距。 整個發明之電路架構的特徵與好處將會隨著進一步與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 513851 經濟部智慧財產局員工消費合作社印製 A7 B7 3 1、發明說明（° ) 圖式的綜合說明而得到更爲淸楚詳細的了解° 圖式簡單說明 第一圖係顯示一傳統延遲單元電路所構成之環狀震盪 器的電路架構圖。 第二圖係顯示依據本發明之一種平均化電路的架構 圖。 第三圖係顯示依據本發明之另一種平均化電路的架構 圖。 第四圖係顯示一種平均放大器與平均化電阻的具體實 現電路架構之簡圖。 第五圖係顯示一負載趨近無限大輸出阻抗的放大器， 此電路架構可應用於第四圖中的平均放大器。 第六圖係顯示時脈產生電路INL的模擬結果，其圖形說 明了加入此一發明之平均化電路後，電路的表現會更好。 第七圖係顯示時脈產生電路DNL的模擬結果，其圖形 說明了加入此一發明之平均化電路後，電路的表現會更 好。 第八圖係顯示平均放大器之輸入範圍與平均化效果的 關係圖。 第九圖係顯示依據本發明之一種電壓式相位內插電路 的架構圖. 第十圖係顯示電壓式相位內插電路的模擬結果。 第十一圖係顯示依據本發明之一種摺疊式電路的架構 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 513851 A7 B7_ 五、發明說明（） 圖。 第十二圖係顯示工作時脈週期與輸出時脈週期的關係 圖。 發明之詳細說明 第一圖顯示一傳統延遲單元電路所構成之環狀震盪器 10的電路架構圖，該環狀震盪器是由一組包含Μ個延遲單 元電路0111至01^1所串接而成的反饋迴路，其迴路前後兩端 的總相位差爲一百八十度因而造成震盪的效果。由於電路 是由Μ個相同的延遲單元所串接而成，所以很容易的瞭解 到其震盪週期爲2MTd，在此Td爲單一個延遲單元的延遲時 間。 在一些電路系統中，即利用環狀震盪器每一個延遲單 元的延遲時間皆爲固定Td的特性，將延遲單元的所有輸出 相位皆拿來當作資料處理的控制時序以提升整體系統的效 tb ° 但有很多的因素會造成延遲單元電路彼此之間的不匹 配性，使得時脈訊號的時間邊界因而縮小，進而增加資料 處理的困難度。電路不匹配的發生原因舉例來說像矽基板 在不同地方的缺陷及元件製程上的偏差皆是。在製程技術 的不斷演進之下，電路不匹配的情形將因電路元件的縮小 而更加的嚴重。 第二個顯示了本發明的時脈產生器的一種具體架構， 它可用來減小因延遲單元不匹配所造成的輸出相位偏移。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝-------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 513851 A7 B7 五、發明說明（） 第二圖的架構包含了第一圖的環狀震盪器10，其設計的考 量方式在兩圖中皆是相同的。另外，第二圖亦包括了兩組 平均化阻抗1^1至1^:^，及1^1至111^，在此使用電阻。第二 圖中所有的電阻皆使用相同的電阻値，而兩組平均化電阻 分別連接於兩兩相鄰延遲單元電路DU!至DUM的相對輸出 端位置；在最後，當前後兩端總相位差爲一百八十度時， 兩組電阻以交叉偶合的方法連接以去除掉在兩端由於平均 電路不對稱的關係所造成的相位誤差，亦即Rai連接至 RbM，而Rh連接至RaM。 平均化電阻利用發生相位偏移的延遲單元，其相對於 相鄰的延遲單元產生一平均化電流來將單——級延遲單元 上的相位誤差平均縮小掉。例如在第二圖中，若在最右邊 的延遲單元上因元件不匹配而產生一相位偏移，則其將引 發平均化電流由其本身流到左右相鄰的延遲單元上去；左 右相鄰的延遲單元因爲平均化電流的流入又會產生一較小 的相位偏移，而再產生一較小之平均化電流流到相鄰的延 遲單元上，此一作用一直連續到效應消失爲止。由此可知， 相位偏移從產生不匹配的延遲單元上隨著平均化電流慢慢 地向左右兩邊遞減而遞減；而整體來說，平均完後的單一 相位偏移將較原本的相位偏移小了很多。另一方面，平均 化的效果隨著電阻値大小的不同而有所改變；當電阻値變 小，則產生的平均化電流隨之增大，相位誤差的減小程度 將更爲顯著。 但由於一般環狀震盪器工作原理皆是：延遲單元電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------------I I 11 I -------- (請先閱讀背面之注意事項再填寫本頁) ^13851 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明說明（） 輸出負載電容値固定，利用控制信號來控制延遲單元電路 的輸出電阻値，進而控制整個環狀震盪器的震盪週期。因 此若平均化電阻的大小沒有遠大於環狀震盪器的輸出電阻 時，則震盪器的震盪週期將無法由控制信號來加以控制， 而單純由平均化電阻來決定。但若平均化電阻値太大，其 對相位偏移的降低效果又不會顯著。 第三圖顯示了本發明的時脈產生器的另一種具體架 構，能使平均化達到最佳的效果，又不會影響到環狀震盪 器的工作。第三圖的架構除包含了第二圖中的環狀震盪器 10及兩組平均化電阻1^1至1^1^，及11131至111^外，還包括了 一組數量與延遲單元電路〇111至DUM相等的平均放大器AP1 至APM。該平均放大器可以用來當作該環狀震盪器與該平 均化電阻之間的緩衝器，使得該震盪器的工作不受外部負 載改變而影響。此時，該平均化電阻的阻値大小只影響其 平均化能力與該平均放大器之增益。因此，該平均化電阻 的阻値可以進一步的縮小，直至系統所能接受該平均放大 器之增益範圍內的平均化電阻的最小阻値，而達到最佳的 平均化效果。 第四圖顯示第三圖中的平均放大器APn與平均化電阻 Ran，11\的一具體實現電路架構之簡圖，其中，平均放大 器APn爲一個全差動放大器，其負載爲一對輸出阻抗趨近於 無限大的電流源；另外，兩組平均化電阻分別接於相鄰兩 平均放大器的相對輸出端位置而且具有相同的電阻値，例 如Ran的左右兩端分別連接ΑΡ^及APn的反相輸出端，Rbn 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝--------訂-------1^9 (請先閱讀背面之注意事項再填寫本頁) 513851 A7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) 的左右兩端分別連接APn.i及八？1：的非反相輸出端。因爲平均 放大器八？„的負載輸出阻抗趨近於無限大，故幾乎沒有多少 的信號電流能流入負載之中。如此一來，平均放大器APn 的輸入端之源極偶合對電晶體M3及M4所產生的全部信號 電流都將流入平均化電阻之中。當流經平均化電阻的電流 越多時，則對於相位偏差的消除縮小效果越好。 第五圖係顯示一負載趨近無限大輸出阻抗的放大器， 此電路架構可應用於第四圖中的平均放大器。它架構大致 上包含了一 組源極偶合對（fully differential source coupled pari) M3, M4 ; —個疊接（cascade)的偏壓電流源Ml，M2 ;及 一組交叉偶合（cross coupled)連接的負載電路，其包含M9, M10, Mil及Μ 12。負載元件以全差動的形式連接而成，在 外端的電晶體Μ9, Ml 2其連接方式等效於一組正電阻，而內 部交叉偶合連接的電晶體M10, Mil則等效於一組負電阻。 正電阻與負電阻效應相消的結果，造成了其負載有著相當 高的差模輸出阻抗。而此電路架構正好滿足了平均放大器 其趨近無限大輸出阻抗的電路需求。 第六圖係顯示時脈產生電路INL (Integral nonlinearity) 的模擬結果，INL爲輸出相位相對於理想値的最大偏移量， 圖中虛線代表環狀震盪器外部未加平均化電路的模擬結 果；而實線部分代表著加入了如第四圖所示之平均化電路 之後的模擬結果。在圖中，橫軸爲延遲單元電路的個數； 縱軸爲以理論上一個延遲單元電路之延遲時間Td爲單位長 度的INL。這兩條曲線的差異爲約三個延遲單元電路平均後 • 10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） (請先閱讀背面之注意事項再填寫本頁)

· n flu 11 «_1 lav n n· Hi In Hi I ft·— n n I Φ —.1 n n 513851 A7 B7 五、發明說明（） 的顯現。實線部分的曲線在每一級之間的變化量較虛線部 分明顯小了許多，即是利用此一平均化電路能大爲改善1NL 的表現，而在INL上所獲得的增益約爲2.35倍. 在第七圖顯示了時脈產生電路DNL (Differential nonlinearity)的模擬結果，DNL爲相位間距相對於理想値的 最大偏移量，圖中虛線代表環狀震盪器外部未加平均化電 路的模擬結果；而實線部分代表著加入了如第四圖所示之 平均化電路之後的模擬結果。在圖中，橫軸爲延遲單元電 路的個數；縱軸爲以理論上一個延遲單元電路之延遲時間 Td爲單位長度的DNL。這兩條曲線的差異爲約三個延遲單 元電路平均後的顯現。實線部分的曲線在每一級之間的變 化量都較虛線部分明顯小了許多，即是利用此一平均化電 路亦能大爲改善DNL的表現，而在DNL上所獲得的增益約 爲3.0 8倍. 第六圖與第七圖皆以TSMC 0.35-μηι CMOS製程技術對 3.3V十六級之延遲線路做模擬動作，當延遲線路工作在 125 MHz時，一級之延遲時間爲250 ps. 利用第八圖，能夠更淸楚的了解到平均化對於整體電 路系統INL及DNL的改善情形。延遲單元電路的輸出電壓範 圍Vfull及平均放大器的線性輸入範圍Vim共同顯示於第八 圖中的上圖。當下圖平均化電路，其正中央的平均放大器 輸入信號剛好在信號範圍中心點時，則平均化電流在其兩 旁平均化電阻上呈現一種對稱之線性分佈情形。而當輸入 信號超過線性範圍之後，由於平均放大器進入飽和狀態’ -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

·ϋ ϋ ϋ 1 ϋ^-δ,- t ϋ ϋ ϋ n ·ϋ 1_1 ϋ I 經濟部智慧財產局員工消費合作社印製 513851 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（） 所以就不再會有電流在平均化電阻之間流動。在此圖式的 例子之中，有五個平均放大器的線性輸入範圍重疊在同一 個時間點上，因此若有單——級產生相位偏差，則利用此 一架構能讓偏移的均方根以/ 5的倍數縮小。一般來說，若 在同一個時間點有N個平均放大器的線性輸入範圍重疊在 --起，則經過平均化之後，其相位偏移或者INL能減小 到原本的/N倍。 而由於DNL的量測方式爲兩相鄰輸出延遲時間的差距 量，因此在經平均化後，因兩相鄰輸出端的相關性提升， 故平均化對DNL的改善效果將更爲顯著。在此圖式的例子 之中，DNL以5倍的量縮小；推到一般的情形來說，即以N 倍來改善。 回到第六圖及第七圖的例子當中，由於在同一個時間 點有三個平均放大器的線性輸入範圍重疊，因此INL改善約 /" 3 ( 1.732 )倍，DNL改善約 3倍。 在此一發明所提出的平均化電路架構，除了可以用來 改善環狀震盪器因不匹配所造成的相位偏差現象；另一方 面，它亦可拿來增加震盪器的相位解析度。在一般環狀震 盪器中，其最小相位解析度爲一個延遲單元的時間延遲長 度，故若需要得到更爲精確的相位解析度時，對單一輸出 的電路系統而言，須借助電流式相位內插電路來達成；而 對於多筆輸出的電路系統而言，則須使用陣列式環狀震盪 器來完成，而這些方法皆使電路的面積，功率’及複雜度 增大。 • 12 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公 ---------—裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 513851 經濟部智慧財產局員工消費合作社印製 A7 B7 10 五、發明說明（） 第九圖顯示一種兩倍的電壓式相位內插電路架構圖。在此 發明的平均化電路中，只要在兩相鄰平均放大器中，將平 均化電阻等分爲N段’即可利用簡單的電壓式相位內插方 式，直接從平均化電阻中拉出線路而得到相位解析度爲 Td/N的固定相位間距，其原理乃是：當電阻的兩端分別接 上不同相位的兩時脈訊號Φ及Ψ，若任意從電阻中拉出線 路當作輸出端，其輸出時脈Θ的相位將會是時脈訊號Φ及Ψ 相位的加權總和，可寫成 0 = (1- weight) · Φ + weight ♦ Ψ ； = 0 〜100% 第九圖中兩倍的電壓式相位內插電路之實現方式爲： 鄕/g/z/ = 50%，由平均化電阻的中心咅立拉出線路，可得 η ΦιΨ_Φ + Ψ_7ν/ 2 2 2 2 相位解析度將由原來的Td改進爲Td/2 ;同理，製作內插N 倍的電壓式相位內插電路，則需由平均化電阻中等距地拉 出N-1條線路，相位解析度將轉變爲Td/N。 第十圖係顯示電壓式相位內插電路的模擬結果’其係 使用8倍的電壓式相位內插，而從原本只有16個輸出端的環 狀震盪器中得到128個輸出相位；從另一角度看’則其相位 間距由22.5°縮小到2.8125° · 第九圖以TSMC 0.35-μηι CMOS製程技術對3.3V內插八 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ' ------------•裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) ^13851 A7 B7 ^ η 1、發明說明（) 倍的八級之環狀震盪器做模擬動作，當震盪器工作在250 MHz時，相位間距爲31.25 ps. 此外，時脈產生器的輸出信號亦可藉由摺疊的方式得 到較工作頻率更爲高頻的時脈頻率，第十一圖即係顯示一 種摺疊式電路的架構圖。摺疊式電路架構乃是利用將時脈 產生器的輸出腳位透過平均放大器後依相位順序等分爲含 有相同數目輸出腳位的W個區段，在此W爲奇數3，所形成 的三個區段如第十一圖中的A，B及C所示。每個區段的相對 應輸出腳位相互連接，亦即每個區段的第一個相位”0, 120, 240”都接在一起，第二個相位”30, 1 50, 270”都接在一起， 第三個相位”60, 1 80, 300”都接在一起，第四個相位”90， 2 1 0, 330”都接在一起。將這彼此相連的平均放大器稱爲一 組，在此 API，AP3, AP5爲一組，AP2, AP4, AP6爲一組， 共2組。因爲時脈信號的波形轉換（transition)只會在某單一 個延遲單元產生，所以在包含出現波形轉換的平均放大器 的一組中，其他偶數個平均放大器的輸出信號將會互相抵 消，因爲一組有W個放大器，W爲奇數，一組內扣掉出現波 形轉換的放大器後就只剩偶數個了，而使最終的輸出信號 被有波形轉換的平均放大器所主宰。在其他各組裡，各會 有偶數個平均放大器的輸出信號將會互相抵消，而使最終 的輸出信號被剩餘的平均放大器所主宰，因爲一組有W個放 大器，所以會有W-1個放大器互相抵銷，只剩一個，就由那 一個放大器來決定輸出。如此一來，當時脈信號的波形轉 換在時脈產生器中隨著延遲單元傳遞了 一個週期時間，則 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 513851 A7 B7 五、發明說明（^) 在輸出端上將會有W個週期的信號轉換；也就是說，可在輸 出端上產生爲時脈產生器工作時脈W倍頻率的高頻輸出時 脈訊號。 第十二圖係顯示第十一圖中摺疊式電路架構其工作時 脈週期與輸出時脈週期的關係圖。第十一圖爲一個包含六 個延遲單元的環狀震盪器，將其輸出腳位透過平均放大器 後依相位順序等分成三個區段；每個區段的相對應輸出腳 位都連接在一起。從第十二圖中可以看到，當時脈信號在 環狀震盪器中以12Td的週期時間傳遞完一迴圈後，在輸出 端的信號將以4Td的週期時間傳遞完三圈；即輸出端的時 脈頻率將是環狀震盪器工作頻率的三倍。 雖然依據發明所提出的幾種具體架構在以上都有詳細 的說明描述，但以上的架構與技巧可能根據不同的設計情 況與假設條件而有許多不同於上述架構所做的修正與改 變。因此，我們在此宣告依據此一發明之基本精神與形象 所做的修正架構之範圍。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝------ —丨訂--------- (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 513851 A8 B8 C8 D8 六、申請專利範圍 1. 一種時脈產生器，包含： Μ個由1至Μ依序連接的時間延遲單元（DU)，每一個DU 具有反相㈠及非反相（+ )輸入端’及反相㈠及非反相（+ )輸 出端’其中每一*個DU的反相（-)及非反相（+ )輸出端輸出相 位差實質上爲180°的兩時脈信號’且每雨相鄰DU的同爲反 相的輸出端輸出實質上等相位間距（0 )的兩時脈信號，其 中Μ爲大於2的整數； 第一組Μ個平均化阻抗（Ra)，其中第η個平均化阻抗 (Ran)連接第η-1個DU及第η個DU的反相㈠輸出端，其中η爲 大於1及小於等於Μ的整數，Μ的定義同上； 第二組Μ個平均化阻抗（Rb)，其中第η個平均化阻抗 (Rbn)連接第η-I個DU及第η個DU的非反相（+ )輸出端，其中η 及Μ的定義同上， 其中該第一組平均化阻抗及第二組平均化阻抗全部具 有實質上相等的阻抗値，於是Μ個DU間不匹配所造成的相 位偏移會通過該相位偏移在平均化阻抗上產生平均化電流 而被平均縮小。 2. 如申請專利範圍第1項的時脈產生器，其進一步包 含： Μ個平均化放大器（ΑΡ)，每一個平均化放大器具有兩個 輸入端及兩個輸出端，其中第η-I個ΑΡ的兩輸入端連接於第 η-I個DU的兩輸出端，及其中Ran連接第n-l個ΑΡ及第η個ΑΡ 的第一輸出端，Rbn連接第η-I個ΑΡ及第η個ΑΡ的第二輸出 本^張尺度逋用中國國家標準（CNS ) Α4規格（210Χ^Ρ4瘦) 一 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 513851 Βδ C8 D8 々、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 端，其中η，M，Ran&Rbn的定義同申請專利範圍第1項，其 中該Μ個AP用作爲該Μ個DU與該第一組平均化阻抗及第二 組平均化阻之間的緩衝器，使得該Μ個DU的工作實質上不 受該第一組平均化阻抗及第二組平均化阻抗的阻抗値變化 的影響。 3. 如申請專利範圍第2項的時脈產生器，其進一步包 含： 2Μ個高阻抗負載，每一個高阻抗負載具有大於該第一 組平均化阻抗及第二組平均化阻抗之阻抗値，其中該2Μ個 高阻抗負載分別連接於該Μ個平均化放大器的第一輸出端 及第二輸出端，使得從該Μ個平均化放大器的第一輸出端 出來的或平均化電流實質上全部流經該第一組平均化電 阻，及從該Μ個平均化放大器的第二輸出端出來的平均化 電流實質上全部流經該第二組平均化電阻。 經濟部智慧財產局員工消費合作社印製 4. 如申請專利範圍第1項的時脈產生器，其中該第一組 平均化阻抗及第二組平均化阻抗爲電阻。 5. 如申請專利範圍第3項的時脈產生器，其中該2Μ個高 阻抗負載爲電流源。 6. 如申請專利範圍第1項的時脈產生器，其進一步包 含： 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X59*7^釐） " 513851 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 設在該第一組平均化阻抗的第一組個節點；及 設在該第二組平均化阻抗的第二組N-1個節點； 其中N爲大於1的整數，該第一組節點及第二組節點分 別將該第一組平均化阻抗及第二組平均分阻抗分爲等阻抗 値的N段，於是該第一組平均化阻抗及第二組平均化阻抗 的相對應一對節點可用於輸出相位差實質上爲1 8(rc的兩 時脈信號’且每兩相鄰節點可用於輸出相位間距爲Θ爪的 兩時脈信號。 7·如申請專利範圍第2項的時脈產生器，其進一步包 含： 設在該第一組平均化阻抗的第一組N-1個節點；及 設在該第二組平均化阻抗的第二組N-1個節點； 經濟部智慧財產局員工消費合作社印製 其中N爲大於1的整數，該第一組節點及第二組節點分 別將該第一組平均化阻抗及第二組平均分阻抗分爲等阻抗 値的N段，於是該第一組平均化阻抗及第二組平均化阻抗 的相對應一對節點可用於輸出相位差實質上爲1 8(TC的兩 時脈信號，且每兩相鄰節點可用於輸出相位間距爲0 /N的 兩時脈信號。 8·如申請專利範圍第3項的時脈產生器，其進一步包 含·· 設在該第一組平均化阻抗的第一組N-1個節點；及 設在該第二組平均化阻抗的第二組N-1個節點； 本紙張尺度適用中國國家標準（CNS ) A4規格（210父29?公釐) "" 513851 B8 C8 D8 六、申請專利範圍 其中N爲大於1的整數，該第一組節點及第二組節點分 別將該第一組平均化阻抗及第二組平均分阻抗分爲等阻抗 値的N段，於是該第一組平均化阻抗及第二組平均化阻抗 的相對應一對節點可用於輸出相位差實質上爲180°C的兩 時脈信號，且每兩相鄰節點可用於輸出相位間距爲θ /N的 兩時脈信號。 9.如申請專利範圍第2項的時脈產生器，其中該Μ個AP 的2Μ個輸出端依相位順序等分爲含有相同數目輸出端的W , 個區段，W爲奇數，每個區段的相對應輸出端都被連接在 一起；於是可從該被連接在一起的輸出端得到相位間距爲 0 /Ν的時脈信號。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29%^釐）