TW493238B - Manufacture method of MIM capacitor structure for copper damascene process - Google Patents
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493238
五、發明說明(1) 發明領域: 本發明與一種半导體工業中的銅鑲嵌 是一種在銅鑲喪製程^,製作具有金屬介電/合:別 (Μ I Μ)複合結構之電容器的相關方法。 曰金屬層 發明背景: 隨著半導體工業持Μ進展’在超大型積體電路 (ULSI)的開發與設計中,為了符合高密度積體電路之嘹 趨勢,各式元件之尺寸皆降至次微米以下。並且由於;^件 不斷的縮小,也導致在進行相關半導體製程時,往往遭遇 了前所未有之難題,且製程複雜程度亦不斷提高。例如, 以積體電路中常見的動悲隨機存取記憶體()而言,在 其記憶胞(ce 11 )時,往往包含了電晶體與電容的製程,並 藉著使電谷裔與電晶體的源極/汲極產生電性接觸,而將 數位資訊儲存在電容器中,再藉由元件中的電晶體、位元 線、字語線陣列來存取電容器之數位資料。是以,當元件 的尺寸降低至次微米以下時,j)RAM中電容的尺寸也隨之減 少’故其儲存載子之性能亦相對降低。 因此’對動態隨機存取記憶體(DRAM)中的記憶胞 二emory =1 1 )而言,所面臨的最大問題是如何在元件尺 、趨向於小且積集度持續提高之情形下,提昇電容的儲
第4頁 五、發明說明(2) 存,力,並增加電容的可靠度。為了解決上述之 =容器的製造上,朝著增加電容底部電極表面積’在 力,並由此陸續發展出溝渠式電容與堆疊式電容向而 2,亦可藉著使用高介電值薄膜作為電容器介電:此 有金屬/絕緣層/金屬(MIM)結構的電容器。如胃,而形 f著其較佳的導電性與電荷儲存能力,而取代’可 屬/絕緣層/矽層(MIS)結構之電容器。 、、’"有金 另外,在傳統的半導體製程中,鋁金 ;佳的導電性與便宜的造價,並且可任意的進上 =有 2元:1匕成為業界廣泛利用的導線材料 '然而,隨:ΐΐ 二:遭遇了極多的困難。例如,“溫環境:接= 二易與矽底材發生交互擴散(inter—diffusi。 鋁原 大峰現象",並導致鋁線接觸而產 :隨著元件縮小時,由於"電致遷移良=的=的尺 動,报交Jr枯私制A / I致^的產呂原子移 前短路。因此,夂 低的銅金屬’來取代傳統大量使用之電,率較 銅金屬具有較低的電致遷移率,是以卢、多沾、別疋由於 的鑲嵌製程中。 尹、泛的應用於半導體 值得注意的是,在銅鑲嵌製程中製作 “益日…亦會遭遇諸多的困難 稱的 /照第一圖,该圖顯 五、發明說明(3) 其中先形成絕緣層 知的微影製程,可定 沉積銅層於此開口圖 底材1 0上。隨後,沉 結構1 4上表面,且沉 再重覆上述的微影步 並進行沉積程序而製 。如此一來,可製作 介電層16與銅鑲嵌14 示了傳統製程中典型的MIM電容姓谣 =一半導體底材10上,且藉著運=用孰< 義開口圖案於此絕緣層丨2中。然後, 案中,以定義銅鑲嵌結構14於半導體 $電容介電層16於絕緣層12與銅鎮嵌 積絕緣層18於電容介電層16上表面。 驟,以定義開口圖案於絕緣層18中, 作銅鑲嵌結構20於絕緣層18的開口中 出第一圖中,由銅鑲嵌結構2〇、電容 所構成的Μ I Μ電容結構。 但要特別說明的,在值 是使用諸如氧化石夕的材絕緣層12與18往往 16的材料,祇能使用氮化 * 上,電容介電層 與氧化矽間的鍅刻選擇差異:‘免;二::二著這些材料 緣層1 8的步驟中,受到不者谷;丨電層1 6在蝕刻絕 於電容介電声1 6的好併、田、又。但要特別指出的,由 電容結構的性能。另外,"7間),而降低了 材料間僅具有約8:1㈣擇'广3或碳切,與氧化石夕 :於絕緣心間的步驟中,\擇容V電二,二定義開口圖 度難以控制。 鑲瓜、,Ό構20與丨4間的電容介電層厚 第6頁 493238 五、發明說明(4) _電接容著心’的參另照第種二方圖厂圖顯示了軸 電谷、,、„構的另一種方法。與上述類似的,先形 二C材3°上’且蝕刻絕緣層32以定義開口圖荦 :者曰沉積姓刻停止層36於絕緣層32與銅鑲 : 沉積絕緣層38於敍刻停止層36上表面。再 同:㈣程序,至抵達钱刻停止層%為止,以義曰 :圖案於其中。隨[可移除位於開口圖案 = :止:36,以曝露出其下的銅鑲嵌結構34。接著,:新1 結構34表面。並進行金屬沉 的銅鎮嵌 電層4。上,且填充於絕緣層38的開口中電容介 機械研磨程序(CMP),而移 猎者進仃化學 層,並定義出圖中的銅镶移嵌 =緣層38上方的部份銅 但值得注意的是,為了有效的防止 絕緣層18中,在選擇電容介電層4。的材 阻擋銅原子擴散的能力。為此,往往处,而考慮其 化石夕材料,來構成電容介f層n鼠切或碳 料,具有較堅硬的材質特性,因此;碳化石夕材 程序中移除。然而對傳統製程而古,f化于機械研磨 493238 五、發明說明(5) 由於電容介電層4〇的材質較硬,θ 時間來將其移除。值得注咅的曰疋以需要延長研磨程序的 成銅鑲嵌結構42的上表面’Γ產疋三過長的研磨時間容易造 下凹的形狀44。並且,在殘餘^ f的碟盤效應,而呈現 生嚴重的刮傷表面46。為了解介電層40上,也會產 介電層40時’往往要使其厚度維二:問冑,在製作電容 -來,又使得電容介電層40的厚产J埃以下。但如此 製程的需要加以控制。 又又到侷限,而無法隨著 發明目的及概述:
種製作Μ IM電容結構於半 本發明之主要目的在提供一 導體底材上之方法。
本电月^揭露了一種在半導體底材上製作mim電容α 構之方法。τ先,形成第一介電層於半導體底材上,日^ 刻第一介電層以形成第一開口於第一介電層上。其中 一開口用以曝露出半導體底材上表面。接▲,形^第丄 障層於第一開口之側壁與所曝露的半導體底材上表面了 形成第一銅晶種層於第一阻障層之上表面。再進行化與 鍍(ECP)反應以形成第一銅層於第一銅晶種層上表面,予 JBl
493238 五、發明說明(6) _ 填充於第-開π中。隨後’對半導體底材進行 磨程序,以移除位於第一介電層 ^械研 ηm:!早層,並定義第-銅鑲嵌結構於第 -開口中’以作為下層電極使用。接 ::第 層於第-介電層與第-銅鑲嵌結構的上表面;:幵::電 停止層於電容介電層的上表面。1 蝕刻 介電層間具有約30:1的钱刻; =與:容 層於姓刻停止層上表面。其擇:積第二介電 間^有加0]的#刻選擇比。 :層 成第二開口於第二介電声 d弟一"電層Μ形 份钱刻停止層上表面。▲後:移二口Uf出部 第二阻障層於第二開口 容介電層上表面。並形成 面。接著,形成第二曝露:電容介電層上表 進行化學電錢(ECP)反應以/ 、第;阻卩早層之上表面。並 上表面,且填充於第二^ 口 乂 、二銅層於第、二銅晶種層 化學機械研磨程序,以蒋 。奴後,對半導體底材進行 第二銅層、第二銅曰除位於第二介電層上表面之部份 嵌結構於開口中,以作第二阻障層’並定義第二銅鑲 T為上層電極使用。 % 發明詳細說明·· 本發明提供一個新大 導體底材上。其中,才〜去’用來形成MIM電容結構於半 疋義第一銅鑲嵌結構於第一介電層 第9頁 493238 五、發明說明(7) 中之後,可依序沉積阻障層、電容介電 :二介電層’☆第一介電層與第一銅鑲嵌結構^層; 中,稭者不同材料的選擇,可使蝕刻停止層,與電容入雷 層、第二介電層間,分別具有約3〇:丨 1 此,在定義第二開口於第二介電層中時, 面蝕刻選擇率’防止電容介電層受到蝕刻::= 電容介電層厚度之目的。有關本發S;之詳:ί 請參照第三圖’首先提供一具<100>晶向之單晶石夕底 (材二;-般而言’其它種類之半導體材料,諸如坤化録 之石夕底3 ar^enlde)、鍺(ger*manlum)或是位於絕緣層上 底材=on on insulator,S0I)皆可作為半導體 二 卜,由於半導體底材表面的特性對本發明而 :〈"1〉不會造成特別的影日向’是以其晶向亦可選擇川0〉 接著在半導體底材50上形成第一介電層52, 此處要說明的是在形成第一介電層52之前產;
_ ^材50上已製作了積體電路所需之各式主動元件、系 凡件、與週圍電路箄箄。換t
上,寺 之在此半導體底材5(U 中,:ί ί式所需的功能層與材料層。在較佳實施{ 一/電層52可使用諸如氧化石夕的無機(丨norga 材枓來構成。例如,可使用化學氣相沈積法(cvD)m
493238 五、發明說明(8) 基矽酸鹽(TEOS)在溫度約3 0 0至40 0。c,壓力約〇 !至 ,來沉積所需的氧化矽,或著也可以藉著進疒 PECVD程序且通入SiH4而形成所以的氧化矽。此9外,推订雜 乱原子的氟矽玻璃(FSG)、或是未摻雜矽玻璃(USG),亦 作為上述的第一介電層52使用。並且,當製程雲炎士 可使用高介電常數(high K)的材料來製作第一介電|5’2亦 —然後,可藉由傳統微影及蝕刻技術在第一介電層5 2上 定義開口圖案’以曝露出半導體底材50的上表面。—般而 言二Z先在第—介電層52上,形成光阻以定義開π圖i, 並错著進行微影及蝕刻程序,而在第一介電層52上定義 :口圖案。在一較佳實施例巾,可使用諸如反應離子 術(RIE)的電漿轟擊術來定義所需的開口圖案。 半導S材阻障層54於開口圖案側壁與所曝露的 异^、主道麟产表面,以防止後續製作之銅層與第一介電 / Ί導體底材50間發生擴散現象,而產生尖峰效應 二叫effeCt)。在較佳實施例中,形成第一阻障層54 # = ί為25Q至4GG°C,以便有效的降低第一阻障層54其 ^立^入。至於其材質則可選擇钽(Ta)、氮化鈕(TaN)或 任思組合。
^ 再幵乂成第—鋼晶種層(Cu seeding layer)56於 阻P羊層54上表面。其中,在較佳實施例中,此第一銅
第11頁 493238 五、發明說明(9) 晶種層5 6可使用熟知技術,諸如物理氣相沉積法 (Physical vapor deposition; PVD)、濺鍍法 而加以形成,且具有約500至2500埃之厚产。姑# 王 半導體底材5 0沉浸於硫酸銅溶液中,以淮杆 、 (Electn cai Chemical Plating; ECP)反應, 銅層58於第一銅晶種層56上方,且填充於開口圖^一 般而言,可藉著將第一銅晶種層56電性連接至二雷丄: 極,而使位於硫酸銅溶液中之銅離, Λ、丢 第-銅晶種層56的表面上。,亦即可經由進:c 使銅原子沉積於第一銅晶種層56表面,並形戶;:而 銅層58。 乂所而的第一 姑m :後’如第四圖所示’可對半導體底材50進行化學機 械研磨程序(CMP),以移除位 了化予機 份第一鈿_ 丨电上表面之部 山、。曰、第一銅晶種層56與第一阻障層54,並 銅鑲肷結構6〇於開口圖案中。苴中 w義 構60可作為後〜二二其中此處疋義的銅鑲嵌結 electroLI 電容結構的下層電極使用(I⑽er 心後’依序形成第二阻障 停止層66鱼第-入帝ae。 電谷;丨電層64、蝕刻 6〇的上表面II電層68,於第一介電層Μ與銅鑲嵌結構 上方0 ”中,覆盍於銅鑲嵌結構60與第一介電層52 丄万的第二阻障屏fi9, ^ 因此可選擇讀仆1 — 要疋用來防止銅原子發生擴散, 、擇鼠化矽或碳化矽材料來構成。並且,在較佳實 第12頁 493238 五、發明說明(10) 施例中了控制其厚度於2 0 0〜4 0 0埃間。至於,形成於第 二阻障層62表面的電容介電層64,則可選擇具有高介雷 的無機材料來加以構成。例如,可使用如Ta2〇5、訏〇2、值 來形成。並且,在較佳實施例中,可控制此電客 "電層64的厚度在5 0 0至1〇〇〇埃之間。 a 一此外,對形成於電容介電層64上的蝕刻停止層66而 言,其材料則可選擇有機的高分子聚合物(p〇lymer), 止層66與電容介電層64間,會具有大約3。:1的 J k擇比。如此一來,在移除蝕刻停止層66的蝕刻程 蝕,f下方的電容介電層64,將不致於受到蝕刻劑的侵 钕。在較佳的實施例中,此蝕刻停止層66的材料,可選 :、Flare等等,且其厚度可控制在3 00至5〇〇埃間。另 外也可使用諸如P〇lyimide、benz〇cycl〇_butane、 P〇lyarylene ethers等有機高分子聚合物。 上述G丄Ϊΐ於姓刻停止層66上的第二介電層68,則與 如:-來:二5』二:I使用無機的氧化材料來構成。 ,m來由於蝕刻停止層66的材質為有機的高分子聚人 :’因此在第二介電層68與蝕刻停止層66 有; ^的钱刻選擇率。隨後,形成光阻層7。於第電 的上表面,並使用微影製程,將二 光阻層70上。 旧闻口圖案轉移至
第13頁 五、發明說明(11) 接著,請參照第五圖,使用光阻層70作 p第二介電層68進行蝕刻程序,直至抵邛二 止丄而定義開口圖案72於第二介電層68中。巧止= —;丨電層68與蝕刻停止層66間,呈二 由於第 J。因此,在定義開口圖案72的程=3,°·二 == 乎不會受到蝕刻劑的侵蝕。 τ止層66成 在兹刻第二介電層68而定義 …靖卜以便對曝露出來的㈣停=進::換 :’直至抵達電容介電層64的上表 “π ;擇比1此在㈣停止層66㈣:程 的厚度…卜,對原來位於;;^而可維持原本沉積 而言,亦合在上、十-㈣楚一 "電層68上方的光阻層70 序中,㈣第二介電層68與"刻停止㈣程 接著,請參照第六圖,重覆上述製 驟’佑皮游》4*、仿-* F弟 銅層5 8的步 成笛-ίί 阻障層74於開口圖案72的表面上,且來 成苐一銅日日種層76於第三阻障層74 形
ItCECP") ^ & 工 表面。再進行化學電 (P)釦序,而沉積第二銅層78於第二銅晶電 ,且填充於開口圖案72之中。其中, 曰 面 料,與上述相同,可撰摆钿” 1 _; I第二阻F早層74的材 4 U 了選擇鈕(Ta)或氮化鈕(TaN)。 493238 五、發明說明(12) 然後,如第七圖所示,可對本道础产u r λ / 、 了牛導體底材50進行化學機 械研磨程序(CMP),以移除位於第-入雨& ρπ 千攸 yv ^ 弟一介電層68上表面之部 份第二銅層78、第二銅晶種層76盥蝥—0 曰’〇興第二阻障層, 銅鑲嵌結構80於開口圖案72中,以从&兩禮 直疋義 (upper el ectrode)使用。如此—* ^ ^ ^ 結構8 0、電容介電層64、與銅鎮山"疋義出由銅鑲嵌 容器。 、钔鑲肷結構60所構成的MIM電 使用本發明提供的方法, 相當多的好處。首先,因為由 ^電谷結構,具有 層68、電容介電層64,與使用右、=枓所構成的第二介電 間,具有高達30:1的钱刻選擇^機材料的兹刻停止層66 層68的程序中,姓刻停止層心;J以’在银刻第二介電 介電層64,避免受到則齊丨的^有效的保護其下的電容 刻停止層6 6的蝕刻程序中,=。並且,在移除部份蝕 擇比的差異,而避免 =電層64亦可因為钱刻選 触刻&序中受到侵蝕。 如此一來,將可有 使其提供整體製程所需 ^牲,容介電層64的厚度,而 的電容介電層64並不需 电特性。更者,由於本發明t 用。因此,其材質可根攄贺f止銅原子擴散的阻障層使 料來沉積,而不會受限於? °的需求,選擇高介電值的材 用本發明的方法,除雷,化矽或碳化矽材料。是以,使 整外,其所用材料亦可栌=$電層的厚度可隨需要加以調 了根據製程需求而加以變換。更者, 第15頁 493238 五、發明說明(13) 由=在本發明中,於第二介電層68的上方,並未有氮化石夕 或碳化矽膜層存在,因此在進行研磨程序移除部份第二銅 層78時,將可輕易的達成,進而有效的防止銅鑲嵌結構⑽ 上表面產生碟盤效應。 本發明雖以一較佳實例闡明如上,然其並非用以限* 本發明精神與發明實體,僅止於此一實施例爾。對熟糸疋 領域技藝者,在不脫離本發明之精神與範圍内所作之^此 改’均應包含在下述之申請專利範圍内。 ^
第16頁 I圖式簡+軍說兩 藉由以下詳細之描述結合所附圖示, 上述内容及此項發明之諸多優點,其中: 第一圖為半導體晶片之截面圖,顯示 半導體底材上形成Μ I Μ電容結構之缺陷; 第二圖為半導體晶片之截面圖,顯示 半導體底材上形成Μ I Μ電容結構之缺陷; 第三圖為半導體晶片之截面圖,顯示 在半導體底材上形成第一銅鑲嵌結構之步 第四圖為半導體晶片之載面圖,顯示 在第一銅鑲嵌結構上,依序沉積阻障層、 蝕刻停止層之步驟; 第五圖為半導體晶片之截面圖,顯示 在第二介電層上定義第二開口之步驟; 第六圖為半導體晶片之截面圖,顯示 沉積第二銅層於半導體底材上之步驟;及 第七圖為半導體晶片之截面圖,顯示 形成第二銅镶散結構於半導體底材上之步 將可輕易的了解 根據傳統技術在 根據傳統技術在 根據本發明技術 驟; 根據本發明技術 電容介電層、與 根據本發明技術 根據本發明技術 根據本發明技術 驟。 絕緣層1 2 銅錶鼓結構1 4 絕緣層1 8 絕緣層3 2 銅鑲嵌結構3 4 半導體底材1 0 電容介電層1 6 銅錶嵌結構2 0 半導體底材3 0 I虫刻停止層3 6
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Claims (1)
- 六、申請專利範圍 1 . 一種在半導體底材上製作Μ I Μ電容結構之方法,該 方法至少包括下列步驟: 形成第一介電層於該半導體底材上; I虫刻該第一介電層以形成第一開口於該第一介電層 上,其中該第一開口用以曝露出該半導體底材上表面; 形成第一阻障層於該第一開口之侧壁與所曝露的該半 導體底材上表面; 形成第一銅晶種層於該第一阻障層之上表面; 進行化學電鍍(ECP)反應以形成第一銅層於該第一銅 晶種層上表面,且填充於該第一開口中; 對該半導體底材進行化學機械研磨程序,以移除位於 該第一介電層上表面之部份該第一銅層、該第一銅晶種層 與該第一阻障層,並定義第一銅鑲嵌結構於該第一開口 中,以作為電容器下層電極使用; 形成電容介電層於該第一介電層與該第一銅鑲嵌結構 的上表面; 形成I虫刻停止層於該電容介電層的上表面,其中該I虫 刻停止層與該電容介電層間具有約3 0 : 1的蝕刻選擇比; 沉積第二介電層於該I虫刻停止層上表面,其中該第二 介電層與該敍刻停止層間具有約3 0 : 1的li刻選擇比; 蝕刻該第二介電層以形成第二開口於該第二介電層 上,其中該第二開口並曝露出部份該蝕刻停止層上表面; 移除被該第二開口所曝露的部份該蝕刻停止層,以曝 露出部份電容介電層上表面;第19頁 493238 六、申請專利範圍 形成第二阻障層於該第二開口之側壁與所曝露的該電 容介電層上表面; 形成第二銅晶種層於該第二阻障層之上表面; 進行化學電鍍反應以形成第二銅層於該第二銅晶種層 上表面,且填充於該第二開口中;且 對該半導體底材進行化學機械研磨程序,以移除位於 該第二介電層上表面之部份該第二銅層、該第二銅晶種層 與該第二阻障層,並定義第二銅鑲嵌結構於該開口中,以 作為電容器上層電極使用。 2. 如申請專利範圍第1項之方法,其中在形成該第一 介電層於該半導體底材上前’更包括形成各式元件或材料 層於該半導體底材上之步驟。 3. 如申請專利範圍第1項之方法,其中上述第一阻障 層與該第二阻障層的材料,可選擇鈕(Ta)、氮化钽(TaN) 或其任意組合。 4. 如申請專利範圍第1項之方法,其中在形成上述電 容介電層前,更包括形成第三阻障層於該第一介電層與該 第一銅鑲嵌結構上表面之步驟。 5. 如申請專利範圍第4項之方法,其中上述之第三阻 障層材料,可選擇氮化矽或碳化矽。第20頁 493238 六、申請專利範圍 6. 如申請專利範圍第1項之方法,其中上述電容介電 層可選擇高介電值的無機(i η 〇 r g a η 1 c )材料來構成。 7. 如申請專利範圍第1項之方法,其中上述姓刻停止 層可選擇有機(organic)的高分子聚合物(polymer)來構 成。 8. 如申請專利範圍第1項之方法,其中上述第二介電 層可選擇無機的氧化物材料來構成。 9 . 一種在半導體底材上製作Μ I Μ電容結構之方法’該 方法至少包括下列步驟: 形成第一介電層於該半導體底材上; 定義第一開口於該第一介電層上,其中該第一開口用 以曝露出該半導體底材上表面; 定義第一銅鑲嵌結構於該第一開口中,以作為電容器 下層電極使用; 形成電容介電層於該第一介電層與該第一銅鑲嵌結構 之上表面; 形成蝕刻停止層於該電容介電層的上表面,其中該蝕 刻停止層是使用有機(〇 r g a n i c )的高分子聚合物構成; 沉積第二介電層於該蝕刻停止層上表面,其中該第二 介電層是使用無機(i η 〇 r g a n i c )的氧化材材構成;第21頁 493238 六、申請專利範圍 定義第二開口於該第二介電層中,且曝露出部份該蝕 刻停止層上表面,其中該钱刻停止層可保護該電容介電 層,避免受到姓刻劑的侵钱; 移除被該第二開口所曝露的部份該蝕刻停止層,以曝 露出部份電容介電層上表面; 進行化學電鍍(ECP)反應以形成第二銅層於該第二介 電層上,且填充於該第二開口中;且 對該半導體底材進行化學機械研磨程序,以移除位於 該第二介電層上表面之部份該第二銅層,並定義第二銅鑲 德:結構於該開口中,以作為電容器上層電極使用。 10. 如申請專利範圍第9項之方法,其中在形成該第 一介電層於該半導體底材上前,更包括形成各式元件或材 料層於該半導體底材上之步驟。 11. 如申請專利範圍第9項之方法,其中在形成上述 電容介電層前,更包括形成阻障層於該第一介電層與該第 一銅鑲嵌結構上表面之步驟。 12. 如申請專利範圍第1 1項之方法,其中上述之阻障 層,可選擇使用氮化矽或碳化矽材料來構成。 13. 如申請專利範圍第9項之方法,其中上述電容介 電層與該蝕刻停止層間,具有約3 0 : 1的蝕刻選擇比值。第22頁 493238 六、申請專利範圍 14. 如申請專利範圍第9項之方法,其中上述蝕刻停 止層與該第二介電層間,具有約3 0 : 1的钱刻選擇比值。 15. 如申請專利範圍第9項之方法,其中上述第二介 電層可選擇無機的氧化物材料來構成。 16. 如申請專利範圍第9項之方法,其中上述之電容 介電層約具有500至1000埃的厚度。 17. 如申請專利範圍第9項之方法,其中上述之钱刻 停止層約具有3 0 0至5 0 0埃的厚度。第23頁
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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---|---|---|---|
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Country Status (1)
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |