TW480606B - Method of fabricating a salicide of an embedded memory - Google Patents

Description

480606 五、發明說明（l) 發明之領域 本毛月奋&供一種敌入式記憶體（e m b e d d e d m e m 〇 r y ) 之自我對準金屬矽化物（self-aligned silicide， sal icide)的製作方法。 背景說明 二動態隨機存取記憶體（DRAM)主要係由一包含有數以萬 計記憶胞（memory ce 1 1 )的記憶區以及一邏輯控制電路 $ logic circuit)所構成。而隨著製程積集度的不斷提 昇’現今製作半導體積體電路的趨勢是將記憶元陣列 (memory cell array)與高速邏輯電路元件（high —speed logic circuit elements)進行整合，同時製作在一個曰 片（chip)上，形成一種同時結合了記憶體陣列以及邏輯曰曰 路（logic circuits)的嵌入式記憶體，以大幅節名 加快訊號的處理速度。 貝、' 請參考圖一至圖六，圖一至圖六為習知製作一嵌入 記憶體之金屬矽化物層22、44的方法示意圖。如圖=所工 示’半導體晶片10包含有一基底12，基底1 2表面定義有_ 記憶陣列區（memory array area)l 4以及一週邊電路區 (periphery circuits region)16，分另,J 負責記憶資料以 及邏輯運算等功能。此外，基底1 2中設有複數個^溝隔離

480606 五、發明說明（2) (shallow trench isolation，STI)17，作為元件之間之 隔離。 習知方法是先於半導體晶片1 0表面進行一熱氧化法 (thermal oxidation)，以於基底12表面生成一二氧化石夕 介電層，作為一閘極氧化層（gate oxide layer)18。接著 再利用一化學氣相沉積（chemical vapor deposition, C V D )製程於閘極氧化層1 8表面依序沉積一摻雜多晶石夕層 2 0、一金屬石夕化物層（s i 1 i c i d e ) 2 2以及一由氮化石夕所形成 的頂保護層（c a p 1 a y e r ) 2 4。隨後，於頂保護層2 4上方形 成一光阻層26，並進行一黃光製程（lithography)使光阻 層2 6圖案化（patterned)，以定義出記憶陣列區1 4以及週 邊電路區1 6之各M0S電晶體之閘極的位置。 隨後，如圖二所示，利用定義過之光阻層2 6作為一罩 幕層（mask layer)，進行一乾蝕刻製程，以去除頂保護層 2 4、金屬矽化物層2 2、以及摻雜多晶矽層2 0，直至閘極氧 化層1 8表面。然後，如圖三所示，完全去除光阻層2 6以同 時於記憶陣列區1 4中之基底1 2表面形成複數個閘極2 8以及 於週邊電路區1 6中之基底1 2表面形成複數個閘極3 〇。其 中’每一閘極2 8、3 0中之金屬矽化物層2 2與摻雜多晶矽層 2 0共同組成一多晶石夕化金屬層（p 〇 1 y c丨d e )，以作為各閘極 中之主要導電層。接著於記憶陣列區丨4覆蓋另一光阻層 (未顯示）’並進行一離子佈值製程（ion implantati〇n)以

第6頁 480606 五、發明說明（3) 1僅於閘極3 0兩側之基底1 2表面形成一摻雜一 I後去除該光阻層後，再利用一快速熱‘理‘程未示j ’隨 thermal processing，RTP)使該掺雜區 + 之‘ y !趨入基底12而形成各M0S電晶體之輕摻雜沒極P ； doped drain, LDD) 32。 ° ightl 如圖四所示，隨後在半導體晶片10表面沉積一氮矽層 (未顯示），並利用一非等向性蝕刻製程回蝕刻部分之氮石^ 層，進而於記憶陣列區1 4以及週邊電路區丨6之閘極28、 兩側分別形成一側壁子34以及36。然後如圖五所 一光阻層38完全覆蓋記憶陣列區14之閘極28，並進 程於Ϊ未被光【層38覆蓋之週邊電路區16之基底 不），隨後再配合另一快速熱處理製程使各摻雜區之摻質1 趨入基底1 2，以形成週邊電路區丨6中各M〇s電晶體之源極 丨（source)與汲極（drain)40。 ，、冬 如圖六所示，接下來於記憶陣列區14形成一介 4 2，並利用介電層4 2作為罩幕，而僅於週邊電路區丨 |極、>及極4 0表面形成一自游斜淮a Μ %昆 “、 44。1 θ Α π ί ^ =對準金屬矽化物層（Salicide) 44 ”中自我對準金屬矽化物層44是利用一濺鍍 ^u^ering)方式在基底12表面全面沉積一厚度為 { 1 0埃Q )之鈦金屬層（未顯示），接著進行一快速妖 處理（RTP)製程，使鈦金屬層只與含碎之源極、没極^表: 480606 五、發明說明（4) 面反應以形成石夕化鈦（titanium silicide)之金屬石夕化物 層44 〇 由於為了整合記憶陣列區1 4與週邊電路區1 6之閘極製 程，習知技術利用一傳統的多晶矽化金屬層（polycide：^ 作為閘極28與30的主要導電層，以避免閘極28與30的電阻 值隨著積集度增加、閘極線寬（1 ine width)縮小而提高。 此外，為了提高週邊電路區1 6之元件電性表現，必須再利 用一自我對準金屬石夕化物（salicide)技術於週邊電路區16 之源極汲極4 0表面進行反應，以形成金屬矽化物層4 4，用 來降低源極沒極4 0之介面電阻。然而，一般而言，利用沉 · 積方式形成的多晶矽化金屬層其電阻值比較高，對於提升 週邊電路區1 6之M0S電晶體電性表現的成效並不理想。因 此，為了降低閘極之電阻以及記憶陣列區1 4之輕摻雜沒極 或源極、沒極等區域的漏電流（1 e a k a g e c u r r e n t)，就必 須使用兩次的自我對準金屬矽化物技術來分開製作閘極之 導電層以及週邊電路區1 6之源極、沒極表面的金屬石夕化物 層，而這樣的製程不僅增加了生產成本，更直接導致了熱 預算（thermal budget)之浪費。 發明概述 •丨 因此，本發明之目的即在提供一種自我對準金屬石夕化 物的製作方法，以改善嵌入式記憶體之電性表現。

第8頁 480606 五、發明說明（5) 本發明之另一目的在提供一種自我對準金屬矽化物的 製作方法，以達到節省生產成本以及降低熱預算之目的。 在本發明之最佳實施 面係先定義有一記憶陣列 列區以及週邊電路區之砍 者’於半導體晶片表面全 1 a y e r )，並使該阻障層完 區之各間極。接著，再於 該介電層填滿各閘極之間 研磨製程，以記憶陣列區 表面之阻障層作為製程終 方之介電層，並使殘留於 略切齊於各問極之頂部表 出欲形成金屬矽化物層的 電路區之部份區域覆蓋一 一罩幕，進行一姓刻製程 邊電路區内欲形成金屬矽 來。最後，去除該光阻層 極頂部的阻障層，以同時 各閘極兩側之基底表面以 形成一自我對準金屬矽化 憶體之製作。 例中，該半導體晶片之碎基底表 區以及一週邊電路區，且記憶陣 基底表面形成有複數個閘極。接 面形成一阻障層（barrier 全覆蓋記憶陣列區以及週邊電路 阻障層表面形成一介電層，並使 的空隙。然後，進行一化學機械 以及週邊電路區内覆蓋於各閘極 點（e n d - ρ 〇 i n t)，去除各閘極上 各閘極之間空隙的介電層表面約 面。隨後，進行一黃光製程定義 位置，且於記憶陣列區以及週邊 光阻層，然後利用該光阻層作為 去除介電層以及阻障層，以使週 化物層區域之矽基底被暴露出 以及覆蓋於記憶陣列區内之各閘 於週邊電路區内之各閘極表面與 及於記憶陣列區内之各閘極表面 物層，即完成本發明之嵌入式記

第9頁 480606 五、發明說明（6) 本發明係同時製作記憶陣列區以及週邊電路區中的閘 極，並且同時製作記憶陣列區以及週邊電路區中的金屬矽 化物層，因此在全部製程中只需要一次的自我對準金屬矽 化物製程，即可以使閘極之導電層獲得一電阻比較小的金 屬石夕化物層，進而改善記憶體的電性表現。此外，本發明 更可以避免分開兩次製作閘極以及週邊電路區之汲極與源 極表面的金屬矽化物層所耗費的生產成本以及熱預算，進 而可以提昇產品之競爭力。 發明之詳細說明 請參考圖七至圖十四，圖七至圖十四為本發明製作一 嵌入式記憶體之金屬矽化物層8 0、8 2的方法示意圖。如圖 七所示，半導體晶片50包含有一基底52，基底5 2表面定義 有一記憶陣列區5 4以及一週邊電路區5 6，分別負責記憶資 料以及邏輯運算等功能。在本發明之較佳實施例中，週邊 電路區56内之基底52包含有一 P型井以及N型井（未顯示）， 分別用來形成複數個NM0S與PM0S電晶體。此外，基底52中 設有複數個淺溝隔離5 7，作為元件之間的隔離。 本發明方法是先於半導體晶片5 0表面全面生成一閘極 氧化層5 8，並於閘極氧化層5 8表面沉積一摻雜多晶石夕層 6 0。接著於摻雜多晶矽層6 0表面形成一光阻層6 1，並進行

第10頁 480606 五、發明說明（7) 一黃光製程於光阻層6 1上定義出閘極的圖案。如圖八所 示，隨後依照定義的圖案去除多餘之摻雜多晶矽層6 0直至 閘極氧化層5 8之表面，然後將光阻層6 1完全去除，以同時 於記憶陣列區5 4中形成複數個閘極6 2以及於週邊電路區5 6 中形成複數個閘極6 4。 如圖九所示，然後於記憶陣列區.5 4覆蓋另一光阻層 (未顯示），並分別利用N型摻質與P型摻質對週邊電路區5 6 之P型井與N型井進行離子佈值，以於閘極6 4兩側的基底5 2 表面形成一輕摻雜區（未顯示）。去除該光阻層後，接著再 進行一快速熱處理製程，使輕摻雜區中之摻質活化以形成 輕摻雜汲極6 5。接下來再於半導體晶片5 0表面全面沉積一 氮化石夕層（未顯示），並進行一回姓刻去除部分之該氮化石夕 層，使殘餘於閘極6 2、6 4兩側壁上之該氮化石夕層分別形成 側壁子6 6、6 8。 接著再利用另一光阻層（未顯示）完全覆蓋住記憶陣列 區5 4之閘極6 2以及基底5 2，然後分別利用N型摻質與P型摻 質對週邊電路區5 6之P型井與N型井進行重摻雜，以於各閘 極6 4之二側壁子6 8外側形成一重摻雜區（未顯示），隨後去 除該光阻層後，再配合另一快速熱處理製程使各摻雜區中 之摻質活化，以形成週邊電路區56中各M0S電晶體之源極 與汲極7 2。

480606 五、發明說明（8) 如圖十所示，接著進行一電漿增強化學氣相沉積 (plasma-enhanced chemical vapor deposition, PECVD) 製程於半導體晶片50表面形成一由氮氧化矽（Si i icon oxygen nitride, SiON)形成之阻障層(barrier 1 ay e r ) 7 4，並使其沉積厚度約為2 0 0至5 0 0埃以完全覆蓋閘 極6 2以及6 4。隨後，進行一高密度電漿化學氣相沉積 (high-density plasma chemical vapor deposition, HDP CVD)，再於阻障層74表面形成一厚度約為1〇〇〇至3〇〇〇 埃的介電層7 6，例如二氧化矽層，並使其完全填滿各閘極 6 2、6 4之間的空隙。 如圖十一所示，隨後進行一平坦化製程 (planarization process)，例如使用化學機械研磨 (chemical mechanical polish， CMP)方法，並利用覆蓋 於閘極62與6 4頂部之阻障層74作為研磨終點 ^ (end-point)，全面去除閘極62、64上方之介電層76，以 使殘留於閘極62、64之間空隙的介電層76具有一s 於閘極6 2、6 4頂部的表面。 、 ” 接著，如圖一十二所示，於半導體晶片5〇表面全面形成 一光阻層（未顯不）’然後進行一黃光暨蝕刻製程 去除覆蓋於週邊電路區56之部份光阻層，以定 ^ 化物層82之位置。然後利用殘留於記憶陣列區 ^ 78以及覆蓋於週邊電路區56内不形成金屬砍化物層^

480606 、發明說明（9) 二制1光阻層（未顯不）作為罩幕層，進行一二階段式之蝕 ^ ，程，以去除週邊電路區5 6之介電層7 6以及阻障層74， 至矽基底5 2表面。該二階段式蝕刻製程包括先利用週邊 二:j 6之阻障層7 4作為停止層來進行一第一姓刻製程， 措氮氧$石夕（阻障層74)與氧化矽（介電層76)之蝕刻選擇 比去除覆蓋於欲形成金屬矽化物層82之區域的介電層76, 以避免造成其他元件之破壞。隨後，再進行一第刻製 6 4 )、二氧化石夕（淺溝隔離5 7 )的蝕刻高選擇比去除週邊電 路區5 6中覆蓋於欲形成金屬矽化物層8 2之區域的阻障層

7 4 ’以避免造成淺溝隔離5 7之氧化層損失以及閘極6 4結構 的破壞。 如圖十三所示，去除覆蓋於記憶陣列區5 4上方之光阻 層7 8以及覆蓋於週邊電路區5 4内不形成金屬矽化物層8 2之 區域上的光阻層後，進行一清洗製程，例如利用氫氟酸 (hydrofluoric acid， HF)來清洗半導體晶片5〇以去除覆 蓋於記憶陣列區5 2之閘極6 2頂部的阻障層7 4，同時並去除 覆蓋於週邊電路區56中欲形成金屬矽化物層82區域之矽基 底5 2表面的原生氧化層（natiVe oxide)，以使該區域之基 底5 2被暴露出來。 之後，如圖十四所示，利用一濺鍍方式在基底5 2表面 全面沉積一厚度為2 0 0〜5 0 0埃U )之鈦金屬層（未顯示），

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接著進彳y 一快速熱處理（RTP)製程，使鈦金屬層同時與記 憶陣列區5 4中含矽之閘極6 2表面反應，以及與週邊電路區 5 6中έ石夕之閘極6 4和源極、汲極7 2之表面反應，以分別^ 成一自我對準金屬矽化物層8 〇以及8 2。在本發明之較佳^ 施例中’自我對準金屬矽化物層8〇、82亦可藉由鈷 (cobalt，Co)或鎳（nickel，Ni)等金屬層與矽反應而成。 本發明是利用光阻層作為蝕刻製程之罩幕，去除週邊 電路區5 6中未被光阻層覆蓋並填於閘極6 4兩側空隙中之介 電層7 6以及阻障層7 4，以暴露出源極與汲極7 2之表面。因 此在完全去除光阻層後，可以一次同時於記憶陣列區5 4之讀^ 閘極6 2表面以及於週邊電路區5 6之閘極6 4與汲極、源極7 2 的表面形成金屬矽化物層8 0以及8 2，進而利用自我對準金 屬矽化物製程來降低二區域54、56中的M0S電晶體之相關 電阻。 相較於習知之嵌入式記憶體之金屬矽化物製程，本發 明之方法只需要進行一次之自我對準金屬矽化物製程，即 可以同時於記憶陣列區之閘極表面以及於週邊電路區之閘 極與汲極、源極的表面形成一電阻值比較低的自我對準金 屬矽化物層，因此不僅可以降低閘極之電阻並改善記憶體 的電性表現，同時更可以避免分開兩次製作閘極以及週邊 電路區之汲極與源極表面的金屬矽化物層所耗費的生產成 本以及熱預算，進而提昇產品之競爭力。

第14頁 480606 五、發明說明（11) 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。 480606 圖式簡單說明 圖示之簡單說明 圖一至圖六為習知製作一嵌入式記憶體之金屬矽化物 層的方法示意圖。 圖七至圖十四為本發明製作一嵌入式記憶體之金屬矽 化物層的方法示意圖。 圖示之符號說明 10 半 導 體 晶 片 12 基 底 14 記 憶 陣 列 區 16 週 邊 電 路 區 17 淺 溝 隔 離 18 閘 極 氧 化 層 20 摻 雜 多 晶 矽層 22 > 44 金 屬 矽 化 物 層 24 頂 保 護 層 26 > 38 光 阻 層 28 ^ 30 閘 極 32 輕 摻 雜 汲 極 3[ 36 側 壁 子 40 源 極 汲 極 42 介 電 層 50 半 導 體 晶 片 52 基 底 54 記 憶 陣 列 區 56 週 邊 電 路 區 57 淺 溝 隔 離 58 閘 極 氧 化 層 60 摻 雜 多 晶 矽 層 62' 64 閘 極 65 輕 摻 雜 汲 極 6 6 λ 68 側 壁 子 72 源 極 汲 極 74 阻 障 層 76 介 電 層 78 光 阻 層 80 > 82 金 屬 矽 化 物 層

Claims (1)

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   六、申請專利範圍 • 一種嵌入式記憶體（embedded memory)之自我對準 屬石夕化物層（self-aligned silicide， salicide)的製作 方法’該製作方法包含有下列步驟·· 提供一半導體晶片’該半導體晶片之石夕基底表面已定 義有一 §己憶陣列區（memory array area)以及一週邊電1 區（periphery circuits region); 於該記憶陣列區以及該週邊電路區之該矽基底表 成複數個閘極； ’ 於該半導體晶片表面全面形成一阻障層（barrier 1 a y e Γ )’且該阻障層完全覆蓋該記憶陣列區以及該週邊電 路區内之各該閘極； i 、 於该阻障層表面形成一介電層（dielectric layer)， 並使該介電層填滿各該閘極之間的空隙； 進行一化學機械研磨製程（chemical mechanical 1 i shi ng process, CMP)，利用覆蓋於各該閘極表面之 该阻障層作為製程終點（end —p〇int)，去除各該閘極上方 之該介電層，以使殘留於各該閘極之間的該介電層表面約 略切齊於各該閘極表面； 於該半導體晶片表面形成一光阻層，該光阻層至少覆 蓋住該記憶陣列區； 利用該光阻層作為遮罩，進行一蝕刻製程去除該介電 層以及該阻障層直至該矽基底表面；以及 去除該光阻層以及覆蓋於該記憶陣列區内之各該閘極 頂部之該阻障層，並進行一自我對準金屬矽化物製程以同

   第17頁 480606 六、申請專利範圍 時於該週邊電路區内之各該閘極表面與各該閘極兩側之該 基底表面以及於該記憶陣列區内之各該閘極表面形成該自 我對準金屬石夕化物層。 2. 如申請專利範圍第1項之方法，其中該光阻層覆蓋於 該週邊電路區内不形成該自我對準金屬矽化物層之區域。 3. 如申請專利範圍第1項之方法，其中該記憶陣列區係 用來製作一氮化物唯讀記憶體（n i t r i d e r e a d ο η 1 y memory, NROM)之金屬氧化半導體（metal oxide semiconductor, MOS)電晶體。 4. 如申請專利範圍第1項之方法，其中各該閘極皆包含 有一側壁子環繞於各該閘極兩側之側壁。 5. 如申請專利範圍第1項之方法，其中該阻障層係由氮 氧化石夕（silicon oxygen nitride, SiON)所組成。 6. 如申請專利範圍第1項之方法，其中該介電層係為一 利用高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition)所形成的氧化石夕層。 7. 如申請專利範圍第1項之方法，其中該蝕刻製程包含 下列二步驟：

   第18頁 480606 六、申請專利範圍 以該阻障層作為停止層，去除該週邊電路區内預定形成該 自我對準金屬矽化物層區域之該介電層；以及 去除該週邊電路區内預定形成該自我對準金屬矽化物層區 域之該阻障層。 8. 如申請專利範圍第1項之方法，其中該週邊電路區之 各該閘極兩側至少包含有一源極與汲極設於該矽基底中。 9. 如申請專利範圍第1項之方法，其中該自我對準金屬 石夕化物層係為一鈦（titanium，Ti)、始（cobalt, Co)或鎳 (n i c k e 1，N i )等金屬與石夕所形成的金屬石夕化物層。

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