TW477052B - System and method for electrostatic discharge protection using lateral PNP or PMOS or both for substrate biasing - Google Patents

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Description

477052 五、發明說明（1) " ^ 技術範噙 一般而言，本發明係關於積體電路的範疇，並牲 X P I将別斜勒 於靜電放電防護的糸統及方法。 JLji背景 積體電路通常利用靜電放電防護來防止電子元件受到a 電放電的損害’這樣的防護可以避免高電壓或電流瞬變靜 損害，包括那些在安裝時所可能發生的現象。金氧半^的 (metal oxide semiconductor, M0S)積體電路特別容易成 到靜電放電的損害’係由於靜電放電會融化；g夕質，或^宝 閘氧化物及/或電路設計中所用到的短通道裝置。當積體^ 電路設計進到深次微米的層次時，對於傳統的靜電放電防 護方法是一大挑戰。 — 一種先前的靜電放電防護方法是利用由一η通道 MOSFET(NMOS)所形成的橫向ΝΡΝ電晶體或場氧化裝置在輸 入墊之間，且基板緊密地與接地極輕合。此裝置用於將靜 電放電事件所產生的大瞬變電流，藉由事件發生時開啟橫 向PNP而分流到接地極。此一方法也利用一縱向pNp電晶體 及與基板連接的集極而觸發橫向NPN電晶體的前置偏壓。 當縱向PNP電晶體配置於接進橫向NPN電晶體時，縱向pNp 電晶體可以藉由提高靠近橫向ΝΡΝ電晶體基板的局部電位 而降低橫向ΝΡΝ的觸發電壓。 此一先前的方法對於深次微米的產品無法有特定的效 果’像是那些利用矽化CMOS技術的產品。一般而言，石夕化 CMOS產品具有低基板電阻，並通常會有橫向NpN電晶體一
477052 五、發明說明（2) 致啟動或同時失效的問題。此一方法對於混合訊號產品， 也無法產生效果，其中晶片電容通常較小，在這樣的產品 中’可能需要大的基板電流注入來使接近橫向NPN電晶體 的基板產生偏壓。較大的電路板面積或可用於得到這樣的 電流注入’但多半已不適用於目前的次微米設計。而且， 縱向PNP觸發會造成這些晶片電容的反偏壓，因此，需要 一個適當的裝置來阻擋反偏壓，而提供相當均勻的電流注 入到基板上，並啟動橫向NP N電晶體。 發明總結
本發明包含提供靜電放電防護的系統及方法。在本發明 一具體實施例中，一至少具有一個輸入元件的積體電路， 由一防護電路所防護，此防護電路可用於防止積體電路受 到靜電放電的損害，並可輕合至輸入元件。防護電路包含 一橫向NPN電晶體，其耦合至輸入元件，並在輸入元件電 壓超過臨限值時啟動，此臨限值大於或等於耦合於輸入元 件的電路的正常工作電壓。防護電路亦可包含一橫向PNP 電晶體，其耦合至輸入元件及橫向!^!^電晶體，此橫向pNp 電晶體係用於協助提高橫向NPN電晶體基極的電位。另 外’防護電路也可使用一PM0S電晶體，或一PM0St晶體結 合橫向NPN電晶體，而耦合至輸入元件，及橫向npn電晶 體。PM0S電晶體係用於協助提高橫向NPN電晶體基極的電 位。 本發明提供了數個重要的技術優點，本發明對於提供均 勻的橫向NPN電晶體啟動特別有效。此防護電路在較小的=
II m 第7頁 477052 五、發明說明（3) 晶片電容時’並不易受到反偏壓的影響，因此，本發明可 以運用到使用矽化CMOS的積體電路，混合訊號產品，或其 匕永-人微米，或更精細技術的產品。本發明亦可運用到尺 寸較大的技術。所揭示的防護電路並不需要一個大的設計 面積來提供靜電放電防護，因此可以有效地節省寶貴的電 路空間。 式簡單說明 為了對於本發明及其好處能有更完整的瞭解，必 如下的詳細說明，並同時參閱附圖，其中：肩♦考 圖1所不為根據本發明方法的靜電放電防護 實施例的電路設計圖。 的具體 圖2a所示為圖1的具體實施例的同等電路橫戴 、 圖2b所示為根據本發明方法的靜電放電防^ Φ。— 具體實施例的電路橫截面。 ”的第二 圖2 c所示為根據本發明方法的靜電放電防 ★ 具體實施例的電路橫截面。 的第三 圖3所示為根據本發明方法的靜電放電防護 具體實施例的電路橫截面。 & 的第四 圖4所示為圖3的靜電放電防護電路的上視圖。 圖5所示為根據本發明方法的靜電放電防護 具體實施例的電路上視圖。 的第五 發明詳細說明 本發明及其好處可參考圖1到圖5來進行瞭解， 字標示會使用在不同圖面中相對應的部份。 δ樣的數
477052 五、發明說明（4) 圖1所示為一靜電放電防護電路的具體實施例電路設計 圖。積體電路10具有一輸入墊20，一防護電路40 ,及一内 部電路30。防護電路40係電氣式地將輸入墊2〇耦合於内部 電路30，而防止由一靜電放電事件造成的瞬變訊號對於内 部電路30造成的損害。雖然輸入墊2〇在本具體實施例中做 為一輸入元件，任何輸入元件在不背離本發明的原則之下 都可採用。雖然所示為直接地將各元件連接起來，許多元 件可在不背離本發明的原則之下可在與其它元件耦合。 防護電路40包含一橫向NPN電晶體T1及一橫向PNP電晶體 T2，並連接於一 p型基板及緊密地|馬合於接地極。橫向pNp 電晶體T2做為一觸發器。在本具體實施例中，橫向NpN電 晶體τι具有汲極，源極，及一NM0S裝置N1的通道區域，而 橫向PNP電晶體T2則具有汲極，源極，及一裝置μ的 通道區域。橫向NPN電晶體T1及橫向PNP電晶體T2可在不背 離本發明的原則之下，利用場氧化裝置而形成。 輸入墊2 0係耦合於内部電路3 〇，在此例中係直接的連 接。輸入墊20也可耦合於橫向npn電晶體T1的集極43，及 橫向？^?電晶體丁2的射極44。橫向評^電晶體丁1的射極48係 接地。橫向PNP電晶體T2之集極4 2係在節點1〇〇耦合於橫向 NPN電晶體T1的基極41。節點1〇〇可經由基板的電阻而麵合 於接地極，標示為Rsub。NM0S N1的閘極47經由閘極的電^ Rgate而耦合於接地極。本具體實施例採用橫向p NP電晶體 丁2 ’其具有PMOS P1的閘極45及基極46，並搞合於一參考 電壓’標示為Vcc。vcc可以是任何的參考電壓，例如積體電
O:\63\63379.ptd 第9頁 477052 五、發明說明（5) ：所使用的電源供應電壓。同理也可應用到其它 才；Γ北^壓。其它具體實施例中的橫向MP電晶體T2也可 / 丁 a纟發明的原則之Τ來使用。橫向ΡΝΡ電晶體Τ2會 在下面配合圖2a做進一步的說明。 旦ΐί:: ”方護電路4〇藉由將靜電放電事件所造成的過 ^ ^ 雨八墊2 〇分流至接地極來保護内部電路3 〇。防古尊 笔路40用於限制提供給内部電路3〇的電流及電壓在一裝詈 的操作範圍内，例如：MOSFETs。 、
橫向NPN電晶體T1做為一高阻抗的裝置，除了由一靜電 放電事件造成的大電流，或在輸入墊2〇產生瞬變電流時。 施加=輸入墊20的電壓將使汲極43與基板之間的電壓達、到 接面崩潰電壓，Vav則啟動橫向NPN電晶體T1。當橫向NPN電 晶體T1啟動時，或開啟時，經由足夠的前置電壓偏壓， 電流會由集極4 3經由基板流到接地極，而到射極4 8，而產 生一低阻抗裝置。因為要使橫向NPN電晶體T1在低於Vav的 電壓時能夠更有效地操作，必須要降低Vav。 在此具體實施例中，NMOS N1用於降低用來啟動橫向NPN 電晶體T1的所須湧電壓，Vav，在NMOS N1的輸入墊20及閘 極47之間的電容耦合，也用來降低用來啟動橫向NPn電晶 體T1的所須湧電壓Vav。同樣地，Rgate提高了 NMOS N1的閘極 47的電壓，因此而降低vav，並透過NMOS N1的源極48，而 提供額外的分流電流經過NMOS N 1到接地極。降低湧電壓 Vav可以減少橫向NPN電晶體T1發生失效的可能性。在靜電 放電事件時，若是防護電路4 0發生失效，會造成内部電路
O:\63\63379.ptd 第10頁 477052 五、發明說明（6) 3 0產生潛在的損害。 橫向PNP電晶體T2可用於提高接近橫向!^]^電晶體n的基 板的局部電位，而由此協助啟動電晶體τ丨。在此具體實施 例中’橫向ΡΝΡ電晶體Τ2係用於觸發電流注入到基板内'，⑪ 才κ向Ρ Ν Ρ電晶體Τ 2集極4 2注入電流到向ν ρ Ν電晶體τ 1的基極 41。此電流注入因此藉由降低Vav而觸發了電晶體丁丨的^ 動。 圖2a所示為圖1的防護電路的同等電路橫截面。橫向pNp 電晶體T2係由兩個表面來形成，在一 ^井2 2 5中的重正極沉 積（Ρ+)擴散2 01，2 02，其所形成的射極44及集極42。橫向 ?評電晶體72的基極係以11+擴散2〇4連接到7(：(：。在本具體 貝施例中，橫向ρ Ν Ρ電晶體τ 2具有没極，源極，及ρ μ 〇 s電 晶體？1的通道區域，並包含1)+擴散2〇1的源極44，及？+擴 散2 02的集極42。橫向ΡΝΡ電晶體Τ2也可由場氧化裝置形 成，而不是由PMOS裝置Ρ1形成，其亦不會背離本發明的原 則。因此，Ρ Μ 0 S Ρ 1的閘極4 5可由一隔離的氧化物來取 代’而與兩個ρ+擴散2〇1，2 0 2完全地分離。 在此具體實施例中，射極44耦合於輸入墊2〇，集極4 2則 在Ρ+擴散2 0 3耦合於橫向ΝΡΝ電晶體Τ1的基極41。橫向ΡΝΡ 電晶體Τ2的基極46及PMOS Ρ 1的閘極45係耦合於一電源供 應電壓Vcc。·穿越基極射極接面的電壓，若超過一電晶體 T2的臨限電壓，將會啟動橫向pNp電晶體T1，並啟動電流 到集極42。一使用PM0S電晶體P1的具體實施例所形成橫向 的PNP電晶體T2，也會產生由源極44到汲極42的PMOS電
O:\63\63379.ptd 第11頁 477052 五、發明說明（7) ί;ιι_ 並會增強通過集極4 2的電流，而流到橫向j\f p N電晶體 T1的基極41。 棱向P N P電晶體T 2也可在不背離本發明的原則之下而運 用到其它的具體實施例，例如在圖2 b所示的另一具體實施 例中’源極44及PM0S電晶體P1的n井（也標示為基極46)， 也可耦合至輸入墊20。汲極42也可耦合於橫向νρν電晶體 Τ1的基極4 1，當閘極4 5連接到一參考電壓，像是、。。在這 樣的具體實施例中，PMOS電晶體Ρ1注入電流到橫向νρν電 晶體ΤΊ的基極41。此處，PMOS電晶體Ρ1藉由提供電流到其 基極G域而觸發棱向Ν Ρ Ν電晶體Τ 1的啟動。此具體實施例 可利用也可不利用橫向ΡΝΡ電晶體Τ2而協助橫向ΝΡΝ電晶-體 Τ1的啟動。 另一具體實施例可以利用複數個橫向Ν Ρ Ν電晶體Τ 2或 PM0S電晶體Ρ1。但在另一具體實施例中，如圖2c所示， PMOS P 1的源極4 4及閘極45皆可搞合至輸入墊2〇。額外的 電流可藉由在接近橫向NPN電晶體T1處形成一縱向PNp電晶 體VI而注入到基板上。一縱向PNP電晶體可由一橫向p —^二 極體’而將基板做為其集極。橫巷ρ — η二極體在ρ+擴散處 搞合至輸入墊20，並在η+擴散提供電壓Vcc。其它縱向ΡΝΡ 電晶體的具體實施例中，也可在不背離本發明的原則之下 而運用。 圖3所示為根據本發明方法的靜電放電防護電路的第四 具體實施例的電路橫截面，防護電路4 0具有橫向p n p電晶 體T2，橫向NPN電晶體LT1，及基板偏壓環60。基板偏壓環
O:\63\63379.ptd 第12頁 477052 五、發明說明（8) 60會在圖4中做進一步的說明與討論。橫向NPN電晶體LT1 包含了複數個橫向NPN電晶體Tla，Tib,…，Tin並聯在一 起。 基板偏壓環60皆與橫向PNP電晶體T2及橫向NPN電晶體 乙丁1相耦合，如圖1及2所示，橫向？評電晶體丁2的射極44耦 合至輸入墊20，基極46則耦合至電源供應電壓vcc。橫向 PNP電晶體T2的集極42係在p +擴散320耦合至基板偏壓環 60 〇 每一個橫向NPN電晶體Tla，…，Tin可由兩個表面形成， 其為重負極沉積（η + )擴散。例如，橫向N P N電晶體T 1 a形成 於η +擴散3 0 1，3 0 2之間。在此具體實施例中，橫向n p n電 晶體Τ1 a包含汲極，源極及Ν Μ 0 S Ν 3 1的通道區域，並包含 η +擴散3 0 1的源極3 4 8，及η +擴散3 0 2的汲極3 4 3。橫向Ν Ρ Ν 電晶體Tla的集極343搞合於輸入塾20，射極348搞合於接 地極，基極341則透過p-型基板電阻耦合於接地極，並標 示為Rsub。橫向PNP電晶體T2的集極42及橫向NPN電晶體丁1 的基極341係耦合於基板偏壓環60，因此，橫向PNP電晶體 T2的集極42係耦合於橫向NPN電晶體LT1的每一個電晶體 Tla，…，Tin的基極。同樣地，輸入墊20库禺合於橫向npn電 晶體LT1的每.一個電晶體Tla，…，Tin的集極。 在運作上，·如圖1所討論的，係使用橫向PNP電晶體τ2， 用末^向接近橫向NPN電晶體LT1的基板的局部電位，以啟 動每一個橫向NPN電晶體LT1中的電晶體。在此具體實施例 中使用橫向PNP電晶體T2來觸發注入基板的電流。
O:\63\63379.ptd 第13頁 477052 五、發明說明（9)
ί黃向NPN電晶體LT1可以容納大尺寸的橫向NpN電晶體 T1 ’而不會限制由輸入墊2〇來的面積或距離。因為複數個 電晶體Tla’…’ Tin係、並聯地連接，適當的運作需要在造成 一個電晶體失效的過度電流之前，如τ丨a，將所有的電晶 體Tla，…，Tin開啟。因為深次微米技術容易造成低基板電 阻’有需要在每一電晶體T1 a，…，Tln週遭確保一相當均 句的電壓分佈。因此，可以藉由提高接近橫向NPN電晶體 LT1的基板電位而對所有橫向npn電晶體Tla，…，Tln施以相 當均句的電流注入。注入孔洞電流來提高橫向ΝρΝ電晶體 LT1的基極電壓，會啟動每一個電晶體na，…，Tln，而不 會在基極-集極接面達到一很難處理的湧電壓狀況（或每一 NM0S的汲極-基板接面）。基板偏壓環6〇可在本具體實施例 中提供此一好處。 橫向ΡΝΡ電晶體Τ2由集極42注入電流到基板偏壓環6〇， 其耦合於橫向ΝΡΝ電晶體LT1的每一個基極，這樣的注入電 流會局部增加接近每一個橫向ΝρΝ電晶體Ln的基極處的基 板電位。此一電流注入到基板偏壓環6〇會因為降低“乂而 觸發每一個橫向NPN電晶體Tla，…，Tln的啟動。此方法可 避免依賴每一個NM〇s汲極及基板間的湧現崩潰，苴合導致
:個電f體失纟，例如Tla，由此提供了對於靜電放電事 件更可#的防護。 • 為圖3的靜電放電防護電路的第四具體實施例的 圖4說明了在防護電路40中基板偏壓板-可 ^ 防濩電路40包含橫向PNP電晶體T2，橫向ΝΡΝ電
第14頁 477052 五、發明說明（ίο) 晶體LT1及基板偏壓環60，如圖3所示。在此具 施 中，橫向NPN電晶體Tla，...，Tln，具有汲極，源極，及 NMOS Ν31,…，⑽!！的通道區域。 基板偏壓壞60包含一 ρ +擴散區域，包圍了橫向ΝρΝ電晶 ?LT1。基板偏壓環60可置於距離橫向ΝρΝ電晶體，及 橫向NPN電晶體Tin -個L的距離。距離L可以^艮小， 強基板偏壓效應，係由於在此防護方法中沒有形成scr社 構。因為使距離L最小化可以有許多好處，肖護電路4〇^ 以做精簡的設計。舉例而言，可以將基板偏壓環6〇置於 向NPN電晶體LT1的5微米之内。 、/、 圖5所不為根據本發明方法的靜電放電防護電路的第五 具體實施例的電路上視圖，防護電路5〇〇包含橫向pNp電、 體T2 ’及複數個橫向NPN電晶體⑸，…，T5n具有源極’没曰曰 極’及複數個NMOS電晶體Ν51，...，Ν5η。此複數個橫向 ΝΡΝ電阳體了5&，…，Τ5η係並聯連接在一起。防護電路5〇〇也 包含了 Ρ+擴散5a，…，5η。 母個擴散，…，5 η可輕合於橫向ρΝρ電晶體Τ2及複 數個ΝΡΝ電晶體T2a，。與圖3及圖4共同參考來看， 橫向PNP電晶體T2的射極44耦合於輸入墊2〇，基極铛耦合 =電源供應電壓Vcc。橫向PNP電晶體T2的集極42亦耦合於 每一個Ρ+擴散5a，…，5η。 、 Ρ+擴散5a，···，5η可以散佈在每一個複數的ΝΡΝ電晶體 T2a，···，Τ2η之間，用來提高接近每一個複數的電晶體的局 部基板電位。
477〇52 ^------------------ 彡、發明說明（11) " "" ---- 如圖3所述，源極，汲極和襲〇3電晶體N51，…，N5n的通 道區域，形成一橫向NPN電晶體。舉例而言，一橫向NpN電 晶體形成於n+擴散501，5 0 2之間，具有一源極在“擴散 3〇1，一汲極在n+擴散30 2。每一個橫向NpN電晶體的集極 係耦合於輪入墊20。一射極耦合於接地極。一基極透過基 板電阻而耦合於接地極。橫向pNp電晶體T2的集極42及每& 一個検向ΝΡΝ電晶體的基極，皆耦合於每一個ρ+擴散 5a，"'δη。同樣地，輸入墊2〇耦合於每一橫向ΝρΝ電晶體 的集極。 在運作上使用檢向ΡΝΡ電晶體Τ2 ’如圖3所討論的，用 於提高接近於每一個複數NM〇s電晶體N51，…，Ν5η的基板局 部電位，而來啟動每一個橫向ΝΡΝ電晶體。橫向ΝρΝ電晶體 Τ2在本具體實施例中用於觸發電流注入基板。在本具體實 施，中’電流是在每一個NM〇s電晶體N51，…，Ν5η之間注入 到母個Ρ+擴散5a，···，5 η，而不是如圖3及4所示的注入到 基板偏壓環6 〇 〇 雖然本發明已有詳細的說明，但必須瞭解它們可以做不 同的改變’取代以及變化，而不背離本發明之申請專利範 圍所疋義的精神及範圍。
第16頁

Claims (1)

  1. 4ZZD52 t {丨 * [Λ，π ^ 案號 89107081 年 // 月 >/ 日 修正_ ——二:申 ^ ~ 1. 一種積體電路，其中包含： 至少一輸入元件；及 一防護電路，其耦合至該輸入元件，此防護電路用以 保護該積體電路使之受到靜電放電的損害，該防護電路包 含： 一橫向NPN電晶體，其耦合至該輸入元件，用於在 當該輸入元件電壓超過臨限值時而啟動，此臨限值大於或 等於耦合至輸入元件的電路的正常工作電壓；及 一橫向PNP電晶體，其耦合至該輸入元件及該橫向 NPN電晶體，此橫向PNP電晶體用於協助提高該橫向NPN電 晶體的基極電位。 2 .如申請專利範圍第1項之積體電路，其中橫向PNP電晶 體係連接到橫向NPN電晶體的基極。 3 .如申請專利範圍第1項之積體電路，其中橫向PNP電晶 體包含汲極，源極，及一 p_通道M0SFET的通道區域。 4. 如申請專利範圍第1項之積體電路，其中防護電路另 可包含一縱向PNP電晶體，用於協助提高橫向NPN電晶體的 基極電位，此縱向P N P電晶體係耦合至橫向N P N電晶體，及 耦合至輸入元件。 5. 如申請專利範圍第1項之積體電路，其中橫向NPN電晶 體具有複數個並聯連接的橫向N PN電晶體，其被一基板偏 壓區域所包圍。 6 .如申請專利範圍第1項之積體電路，其中橫向NPN電晶 體具有複數個並聯的橫向NPN電晶體，每一複數個電晶體
    O:\63\63379.ptc 第18頁 477052 案號 89107081 9 〇 年//月少/曰 修正 六、申請專利範圍 皆位於接近基板上的一正極沉積擴散。 7 .如申請專利範圍第1項之積體電路，其中橫向NP N電晶 體具有複數個並聯的橫向N PN電晶體，每一複數個電晶體 皆位於接近基板上的一正極沉積擴散的大約5微米的範圍 之内。 8. —種靜電放電防護的防護電路，其中包含： 一橫向NPN電晶體，用於耦合至輸入元件，此橫向NPN 電晶體另可用於在當輸入元件電壓超過臨限值時而啟動， 此臨限值大於或等於耦合至輸入元件的電路的正常工作電 壓；及
    一橫向PNP電晶體，用於耦合至輸入元件及橫向NPN電 晶體’此橫向PNP電晶體用於協助提南橫向NPN電晶體的基 極電位。 9 .如申請專利範圍第8項之防護電路，其中橫向PNP電晶 體的集極係連接到橫向NPN電晶體的基極。 1 〇 .如申請專&利範圍第8項之防護電路，其中橫向PNP電 晶體包含汲極，源極，及一 P -通道MOSFET的通道區域。 1 1 .如申請專利範圍第8項之防護電路，其中防護電路另 可包含一縱向PNP電晶體，用於協助提高橫向NPN電晶體的 基極電位，此縱向P N P電晶體係耦合至橫向N P N電晶體，及 搞合至輸入元件。 1 2 .如申請專利範圍第8項之防護電路，其中橫向N P N電 晶體具有複數個並聯連接的橫向N P N電晶體，其被一基板 偏壓區域所包圍。
    1
    O:\63\63379.ptc 第19頁 477052 案號 89107081 9° 年//月2/曰 修正 六、申請專利範圍 1 3 .如申請專利範圍第8項之防護電路，其中橫向N P N電 晶體具有複數個並聯的橫向N PN電晶體，這些複數個電晶 體在它們之間包含了基板上的一正極沉積擴散。 1 4 .如申請專利範圍第8項之防護電路，其中橫向N P N電 晶體具有複數個並聯的橫向NPN電晶體，每一複數個電晶 體皆位於接近基板上的一正極沉積擴散的大約5微米的範 圍之内。 1 5 . —種提供靜電放電防護的方法，其中包含： 將積體電路的内部電路耦合至一輸入元件；
    將一橫向NPN電晶體耦合至輸入元件，其用於當輸入 元件電壓超過臨限值時而啟動，此臨限值大於或等於内部 電路的正常工作電壓；及 將一橫向PNP電晶體耦合至輸入元件、積體電路的内 部電路及橫向NPN電晶體，其用於於協助提高橫向NPN電晶 體的基極電位。 1 6.如申請專利範圍第1 5項之方法，其中橫向PNP電晶體 的集極係連接到橫向NPN電晶體的基極。 17. 如申請專利範圍第15項之方法，其中橫向PNP電晶體 包含沒極，源極，及一 P-通道MOSFET的通道區域。 18. 如申請專利範圍第15項之方法，其中橫向NPN電晶體 具有複數個並聯連接的橫向NPN電晶體，其被一基板偏壓 區域所包圍。 1 9.如申請專利範圍第1 5項之方法，其中橫向NPN電晶體 具有複數個並聯的橫向NPN電晶體，每一複數個電晶體皆
    O:\63\63379.ptc 第20頁 477052 案號 89107081 年"月2/曰 修正 六、申請專利範圍 位於接近基板上的一正極沉積擴散。 2 0 .如申請專利範圍第1 5項之方法，其中橫向N P N電晶體 具有複數個並聯的橫向NPN電晶體，每一複數個電晶體皆 位於接近基板上的一正極沉積擴散的大約5微米的範圍之 内。 21. —種積體電路，其包含： 至少一輸入元件；及 一防護電路，其耦合至輸入元件，此防護電路用以保 護積體電路，而不受到靜電放電的損害，該防護電路包 含： 一橫向NPN電晶體，其耦合至輸入元件，用於在當 輸入元件電壓超過臨限值時而啟動，此臨限值大於或等於 耦合至輸入元件的電路的正常工作電壓；及 一PMOS電晶體，其耦合至輸入元件及橫向NPN電晶 體，此PMOS電晶體用於協助提高橫向NPN電晶體的基極電 位。 22. 如申請專利範圍第21項之積體電路，其中η -井及 Ρ Μ 0 S電晶體的源極係連接到輸入元件，Μ 0 S電晶體的汲極 則連接到橫向ΝΡΝ電晶體的基極。 2 3.如申請專利範圍第21項之積體電路，其中橫向ΝΡΝ電 晶體具有複數個並聯連接的橫向ΝΡΝ電晶體，其被一基板 偏壓區域所包圍。
    O:\63\63379.ptc 第21頁
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