TW472360B - A semiconductor device and a method of forming a multi-layered dual-polysilicon structure - Google Patents

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Description

472360 _案號89107369 年…月日 修正_ 五、發明說明(1) 發明範疇 本發明有關一種積體電路，尤其有關一種形成多層雙個 多晶矽半導體結構之方法，及依彼方法形成之裝置及積體 電路。 發明背景 於具有不同厚度之氧化物層上具有雙層多晶矽之多層結 構於積體電路中具有許多用途。該結構特別可使用於構成 MOS積體電路，包括例如動態隨機存取記憶器（DRAM)單元 及靜態隨機存取記憶器（SRAM)單元。製造多層雙個多晶矽 結構之方法目前需要多階—有時複雜—之處理步驟，包括 植入障壁沉積及去除、多晶石夕沉積、圖型化、及I虫刻。 此等多階--有時重複--之處理步驟增加製造積體電路及 半導體裝置之製造時間及成本。而且，製造公差部分係由 處理步驟之類型及數目控制。因此，較少而較單純之處理 步驟將產生較嚴格之製造公差及較致密之積體電路及半導 體裝置。 因此技藝界需要一種可克服前述缺點之形成多層雙個多 晶碎結構之方法。 發明概述 本發明有關一種方法，其可於形成離子植入障壁結構之 前形成雙個多晶石夕結構，需要較少步驟，更經濟，而可產 製較先前技藝方法更小型之半導體電路及裝置。 較佳之本發明具體實例係有關一種形成多層雙個多晶矽 半導體結構之方法。於位於該基材上之第一絕緣層中形成 具有不同深度之第一及第二渠溝。第二絕緣層係形成於該
O:\63\63769.ptc 第4頁 472360 修正 案號 89107369 五、發明說明（2) 第一及第二渠溝中。之後，於該第一及第二渠溝中形成多 晶矽材料，使得該第一及第二渠溝實質充填該多晶矽材料 。自該第一及第二渠溝去除部分該多晶矽材料，使得該第 一絕緣層之頂面及該多晶矽材料之頂面非共平面（即不位 於相同高度）。植入障壁係形成於位在該第一及第二渠溝 中之多晶矽材料上，經處理使得該絕緣障壁之頂面與該第 一絕緣層之頂面實質上非共平面。之後進行離子植入，以 形成L D D區及源極及汲極區。 本發明亦有關一種根據前述方法構成之積體電路及半導 體裝置。 依據以下詳述及附圖，可明瞭本發明之其他目的及特色 。然而，已知未依比例描繪之圖僅用以說明，而非本發明 極限之定義，本發明範圍應參考所附之申請專利範圍。 圖式簡單說明 圖中，未依比例繪製，僅供說明，數個圖中之相同參考 編號係表示相同元件： 圖卜4係表示於本發明方法連續製造階段期間之多層雙 個多晶矽結構； 圖5係表示圖1 - 4去除該第一絕緣層之多層雙個多晶矽結 構， 圖6係表示圖5具有間隔物氧化物之結構；且 圖7 - 9係表示根據本發明方法構成之例示Μ 0 S積體電路。 較佳具體實例詳述 現在詳細參照附圖，圖1 - 4係表示根據本發明構成之多 層雙個多晶矽結構5 0。圖1所出示之結構5 0係包括第一絕
O:\63\63769.ptc 第5頁 472360 _案號89107369 年Λ〇月2 j曰 修正 _ 五、發明說明（3) 緣層1 2，具有頂面1 8，而形成於一基材1 0上。第一絕緣層 1 2係後二氧化矽為佳，唯亦可使用其他已知之半導體絕緣 材料。該基材1 0可為矽、砷化鎵、鍺、或其他適於作為基 材之半導體材料。第一渠溝1 4及第二渠溝1 6係形成於該第 一絕緣層1 2中，其係使用已知技術使該渠溝區域進行圖型 化及蝕刻。例如，該第一渠溝1 4係由以下步驟形成：1)於 該第一絕緣層1 2之頂面1 8上施加光阻材料層；2)該光阻材 料曝露於能源下，該能源穿透該光阻材料中所界定之圖型 光罩；3)去除光阻區域，以於該光阻中形成一圖型；4)蝕 刻該渠溝1 4及5 )去除殘留之光阻材料。於較佳具體實例 中，該第一渠溝係經蝕刻至一深度，約等於該第一絕緣層 12之厚度，以顯露該基材10之頂面34。 該第二渠溝1 6較佳係於形成該第一渠溝1 4之後形成，而 使用大體相同之方式。該第二渠溝1 6具有一深度，小於該 第一渠溝14與位於該基材10之頂面34之上方（圖中）的頂面 3 2之深度。第二渠溝1 6之深度（或該第一絕緣層1 2殘留於 該第二渠溝16下方之厚度）係視所製造之積體電路或裝置 所需之特性而定。 如圖1所示，第二絕緣層8係形成於各渠溝1 4， 1 6中。該 第二絕緣層8較佳係為二氧化矽，可同時形成於該渠溝1 4， 1 6中。於該第一渠溝丨4中，該第二絕緣層8係直接位於該 基材1 0之頂上，即頂面3 4上。 其次參照圖2，隨後於該第一及第二渠溝1 4 , 1 6中沉積 多晶矽2 0，使得該第一及第二渠溝1 4 , 1 6實質充填多晶矽 2 0，該多晶矽2 0之頂面2 2約略位於與該第一絕緣層1 2頂面
O:\63\63769.ptc 第6頁 472360 案號 89107369 ?〇 修正 五、發明說明（4) 1 8相同之高度（即實質共平面）。為於該絕緣層頂面1 8及該 多晶矽頂面2 2之間提供實質共平面關係，該結構5 〇進行拋 光步驟諸如例如化學機械拋光（c M p )。該多晶矽2 〇可僅包 括多晶矽（即單層），或其可包括多晶矽、矽化物、及/或 氧化物材料（即多層）。 之後去除該多晶矽2 0沉積於該渠溝丨4， 1 6中之部分，使 得該多晶石夕2 0之頂面2 2不再與該第一絕緣層丨2之頂面1 8共 平面]、此舉於該第一及第二渠溝丨4， 1 6中於多晶矽2 0上產 生空隙3 0 ’如圖3所示。此較佳係藉由各向異性蝕刻方法 達成。多晶石夕2 0被各向異性蝕刻去除之量係視最後自該多 層$才=產製之積體電路或裝置之類型而定。然而，該頂 面t·，_工間之距離應足以沉積離子植入障壁4 0 (圖4)，而 防对雜石ί該結構5 〇之後續處理期間滲入該多晶石夕2 0内。 於=泪鲁由、入障壁40較佳係依覆蓋形式沉積（即同時沉積 二：）於渠溝“，16中，直至該障壁4〇之頂面㈣ 勹二二打丈^緣層1 2之頂面1 8等高。該離子植入障壁40可 二用於二 t許所植人之離子滲人該多晶石夕2 0中之材料。 胃；^障壁4 0中之典型材料包括--非限制實例--氮化 壁40之後經處；=化鶴、及氮化錯。該離子植入障 s丑 趣里使其頂面4 2實質與該第一絕緣層1 2之頂 从啦=二面（圖4) °此係使用例如習用化學機械拋光（CMP ) 诂^ 1 ώ ^已知平面化技術達成°如此而形成供離子植入 使用之自動對正結構。 進行離=植入以產生經輕度摻雜之擴散區，圖4 不之 < ’使結構5 0退火。之後’於多晶矽閘極6 〇 (詳
472300 _案號89107369 ?υ 年π月zi日 修正_ 五、發明說明（5) 述於下文）上生長間隔物氧化物1 0 0 (參照圖6 )，預先形成 源極及没極植入物，以產生源極及没極區4 6，如圖4所示 。之後去除該間隔物氧化物1 0 0，使結構5 0退火。離子及 其所結合之植入能量之選擇係由形成之裝置或積體電路所 需之電特性而決定。已知該離子植入係根據標準處理技術 (例如經由已經圖型化以顯露所需之植入區之光阻材料的 光罩進行）進行。之後，依習用方式進行電聯（未示），以 通達該多晶石夕閘極6 0及通達源極及没極區4 6，以形成各式 各樣之裝置（例如電晶體、電阻器、二極體、電容器等）。 或者，如圖5及6所示，該第一絕緣層1 2可自如前文所生 成之多晶矽結構50及LDD區44去除。間隔物氧化物100可形 成、沉積、生長（等）於該結構50上，其可作為供LDD區44 使用之光罩。之後使用已知方法及技術產生源極及汲極區 4 6 〇 該第一渠溝14中之多晶矽20可包括金屬-氧化物-半導體 (MOS)電晶體之多晶矽閘極60 (圖4)。閘極60之厚度係由該 結構所需之特性決定。該第二渠溝1 6中之多晶矽2 0的目的 係基於下文所述之應用而改變。例如，未經摻雜之多晶矽 的高電阻係數使其特別適用於靜態記憶體中提供高值電阻 器。 該第一及第二渠溝1 4， 1 6中之絕緣層8可構成習用MOS電 晶體中之閘極氧化物層。該絕緣層8之厚度係由該結構所 需之特性決定。 圖4所出示之特例結構50係包括兩個MOS電晶體7 0, 80， 與該第一渠溝14對正。此外，形成於該第二渠溝16中之多
O:\63\63769.ptc 第8頁 472360 _案號89107369 Qn 年π月日 修正_ 五、發明說明（6) 晶矽2 0可用以產生不連續組件9 0，諸如--非限制實例--電 容器、電阻器、電晶體、或具有包括絕緣層8及1 2之閘極 氧化物之互連，較形成於第一渠溝1 4中之電晶體裝置7 0， 80厚。 期望防止離子滲透入該多晶矽閘極6 0中。該多晶矽材料 隨之沉積於該渠溝1 4 , 1 6中，而其他植入障壁係形成於該 多晶矽材料上，以防止離子於該L D D、源極及汲極區4 6植 入期間，滲入該多晶矽中。 本發明大幅簡化前述方法，而降低製造多層雙個多晶矽 結構之複雜性及成本。根據本發明，多晶矽閘極6 0 (即位 於渠溝1 4， 1 6中之多晶矽材料2 0 )係於形成一植入障壁之 前形成。該閘極及障壁係於連續非重複步驟中形成。可生 成該L DD區4 4及該源極及汲極區4 6，而不需添加或去除植 入障壁（等）。 圖7 - 9係說明可使用本發明方法形成之裝置。熟習此技 藝者已知圖7- 9所示之裝置僅供說明而非限制實例，本發 明涵蓋許多其他裝置。圖7所示之裝置係為SRAM單元1 00 ， 具有使用第二渠溝1 6形成之電阻器1 0 2及使用第一渠溝形 成之電晶體1 0 4。 圖8所示之裝置係為備擇SRAM單元100 ，具有四個同時使 用供互連使用之第一及第二渠溝14, 16形成之電晶體104 。之後，如眾所周知地，形成金屬層，以使電晶體1 0 4互 連。 圖9所示之裝置係為DRAM單元200，具有使用第二渠溝16 形成之電容器202及使用第一渠溝14形成之電晶體204。後
O:\63\63769.ptc 第9頁 472300 _案號89107369 泠 年/η月日_iMz_ 五、發明說明（7) 續形成金屬層，以使電容器2 0 2及電晶體2 0 4互連，如所熟 知地。 最後，已知雖然本發明係就特定說明具體實例揭示，但 熟習此技藝者可得到許多備擇配置。該備擇配置雖未出示 或描述於本發明，但係實現本發明之原理，故涵蓋資本發 明之精神及範疇内。 因此，雖已出示並描述且指出本發明之基本新穎特性， 如其較佳具體實例所應用，但已知熟習此技藝者可在不偏 離本發明精神之前提下進行所揭示之發明的各種省略及置 換與改變。因此，本發明僅受限於所附之申請專利範圍。
O:\63\63769.ptc 第10頁 472360 _案號89107369 9〇 年"月日 修正 圖式簡單說明 O:\63\63769.ptc 第11頁

Claims (1)

  1. 仰36|論.； 年.月自修正 _案號89107369 % 年/λ月日 修正_ 六、申請專利範圍 1. 一種形成多層半導體結構之方法，其包括一基材，上 層放置有第一絕緣層，該第一絕緣層係具有頂面，而該方 法係包括步驟： (a) 於該第一絕緣層中形成具有不同深度之第一渠溝 及第二渠溝； (b) 於該第一及第二渠溝中形成第二絕緣層； (c) 於該第一及第二渠溝中形成一多晶矽材料，使得 該第一及第二渠溝實質充填多晶矽材料； (d) 自該第一及第二渠溝去除一部分多晶矽材料，使 得該第一絕緣層之頂面與殘留於該第一及第二渠溝中之各 多晶石夕材料頂面非共平面， (e) 於該第一及第二渠溝中形成一植入障壁；及 (f) 處理位於該第一及第二渠溝中之植入障壁，使得 其一頂面係實質與該第一絕緣層之頂面共平面。 2 .如申請專利範圍第1項之方法，其中該步驟（d )係包括 各向異性地钮刻該多晶矽材料。 3. 如申請專利範圍第1項之方法，其中該步驟（f )係包括 拋光該植入障壁之頂面。 4. 如申請專利範圍第1項之方法，其中該步驟（e )係包括 於該第一及第二渠溝中之多晶石夕材料上沉積氣化鈦。 5 .如申請專利範圍第1項之方法，其中該步驟（e )係包括 於該第一及第二渠溝中之多晶石夕材料上沉積氮化石夕。 6 ·如申請專利範圍第1項之方法，其中該步驟（e )係包括 於該第一及第二渠溝中之多晶石夕材料上沉積氮化組。
    O:\63\63769.ptc 第12頁 472360 _案號89107369 % 年/乙，月日 修正_ 六、申請專利範圍 7.如申請專利範圍第1項之方法，其中該步驟（e )係包括 於該第一及第二渠溝中之多晶矽材料上沉積氮化鎢。 8 .如申請專利範圍第1項之方法，其中該步驟（e )係包括 於該第一及第二渠溝中之多晶矽材料上沉積氮化锆。 9.如申請專利範圍第1項之方法，其中該步驟（a)係包括 先形成一第一渠溝，之後形成一第二渠溝，較該第一渠溝 淺。 1 0.如申請專利範圍第1項之方法，其另外包括植入離子 以於該基材中形成LDD區之步驟，該植入障壁防止植入離 子滲透至該多晶石夕材料中。 1 1 .如申請專利範圍第1 0項之方法，其另外包括植入離 子以於該基材中形成源極及汲極區之步驟，該植入障壁防 止植入離子滲透至該多晶石夕材料中。 1 2.如申請專利範圍第1 1項之方法，其另外包括使該多 層結構退火之步驟。 1 3 .如申請專利範圍第1項之方法，其中該步驟（c)係包 括於該第一渠溝中形成多晶矽以形成第一結構，及於該第 二渠溝中形成多晶矽以形成第二結構。 1 4.如申請專利範圍第1 3項之方法，其另外包括形成兩 個第一結構及兩個第二結構。 1 5 .如申請專利範圍第1 4項之方法，其另外包括使該兩 第一結構及該兩第二結構互連，以形成一SRAM單元之步驟 〇 1 6.如申請專利範圍第1 4項之方法，其另外包括使該兩
    O:\63\63769.ptc 第13頁 472360 _案號 89107369 9υ 年/Ρ 月；^ 日__ 六、申請專利範圍 第一結構及該兩第二結構互連，以形成一 D R A Μ單元之步驟 〇 1 7.如申請專利範圍第1項之方法，其中該步驟（c)係包 括於該第一及第二渠溝中形成單一多晶矽材料層，使得該 第一及第二渠溝實質充填該單一層多晶矽材料。 1 8 .如申請專利範圍第1項之方法，其中該步驟（c)係包 括於該第一及第二渠溝中形成多層多晶矽材料層，使得該 第一及第二渠溝實質充填該多層多晶矽材料。 1 9.如申請專利範圍第1項之方法，其另外包括步驟： 去除該第一絕緣層；及 植入離子以於該基材中形成LDD區，該植入障壁係防 止植入離子滲入該多晶石夕材料中。 2 〇.如申請專利範圍第1 9項之方法，其另外包括步驟： 於該半導體結構上形成一間隔物氧化物；及 植入離子以於該基材中之汲極區中形成一源極，該 植入障壁防止植入離子滲入該多晶矽材料中。 21. —種半導體裝置，其包括一基材，上層放置有第一 絕緣層，該第一絕緣層係具有頂面，該裝置包括： 具有不同深度之第一渠溝及第二渠溝，其係在該第 一絕緣層中； 第二絕緣層，其係在該第一及第二渠溝中； 多晶發材料，在該第一及第二渠溝中並實質充填該 第一及第二渠溝，其中在該第一及第二渠溝中之各多晶矽 材料頂面和該第一絕緣層頂面非共平面；及
    O:\63\63769.ptc 第14頁 472360 _案號89107369 泠'年/r月日 修正_ 六、申請專利範圍 植入障壁，其係在該第一及第二渠溝中，其中該植 入障壁頂面和該第一絕緣層頂面係實質共平面。 2 2 .如申請專利範圍第2 1項之裝置，其中該半導體裝置 係包括一電阻器及·一電晶體。 2 3 .如申請專利範圍第2 1項之裝置，其中該半導體裝置 係包括一電容器及一電晶體。 2 4. —種動態隨機存取記憶體裝置，其包括一基材，上 層放置有第一絕緣層，該第一絕緣層係具有頂面，該裝置 包括： 具有不同深度之第一渠溝及第二渠溝，其係在該第 一絕緣層中； 第二絕緣層，其係在該第一及第二渠溝中； 多晶矽材料，在該第一及第二渠溝中並實質充填該 第一及第二渠溝，其中在該第一及第二渠溝中之各多晶矽 材料頂面和該第一絕緣層頂面非共平面；及 植入障壁，其係在該第一及第二渠溝中，其中該植 入障壁頂面和該第一絕緣層頂面係實質共平面。 2 5. —種靜態隨機存取記憶體裝置，其包括一基材，上 層放置有第一絕緣層，該第一絕緣層係具有頂面，該裝置 包括： 具有不同深度之第一渠溝及第二渠溝，其係在該第 一絕緣層中； 第二絕緣層，其係在該第一及第二渠溝中； 多晶矽材料，在該第一及第二渠溝中並實質充填該
    O:\63\63769.ptc 第15頁 472360 _案號89107369 年/λ,月日 修正 _ 六、申請專利範圍 第一及第二渠溝，其中在該第一及第二渠溝中之各多晶矽 材料頂面和該第一絕緣層頂面非共平面；及 植入障壁，其係在該第一及第二渠溝中，其中該植 入障壁頂面和該第一絕緣層頂面係實質共平面。 26. —種多層半導體結構，包括： 一基材； 一第一絕緣層，配置於該基材上，其中具有深度相 異之第一及第二渠溝； 一第二絕緣層，配置於該第一及第二渠溝内； 一多晶矽層，配置於該第一及第二渠溝中，覆蓋該 第二絕緣層；及 一植入障壁，配置於該第一及第二渠溝中，覆蓋該 多晶矽層，藉著去除該多晶矽層位於該第一及第二渠溝中 之部分而形成，以於其中產生空隙，並於該空隙中形成該 植入障壁。 2 7.如申請專利範圍第2 6項之多層半導體結構，其中該 結構係為一積體電路。 2 8.如申請專利範圍第2 7項之多層半導體結構，其中該 積體電路係為動態隨機存取記憶器單元。 2 9 .如申請專利範圍第2 7項之多層半導體結構，其中該 積體電路係為靜態隨機存取記憶器單元。 3 0.如申請專利範圍第2 7項之多層半導體結構，其中該 結構係包括一電阻器及一電晶體。
    O:\63\63769.ptc 第16頁
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