KR20000071783A - 다층 이중 폴리실리콘 구조 형성 방법, 반도체 장치, 및다층 반도체 구조 - Google Patents

다층 이중 폴리실리콘 구조 형성 방법, 반도체 장치, 및다층 반도체 구조 Download PDF

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Abstract

이온 주입 배리어의 형성 이전에 폴리실리콘 게이트를 형성하고 보다 적은 수의 단계들을 필요로 하는 다층 이중 폴리실리콘 구조를 형성하는 방법은 보다 더 경제적이면서 종래의 방법들보다 더 컴팩트한 반도체 회로 및 장치들을 제조할 수 있다.

Description

다층 이중 폴리실리콘 구조 형성 방법, 반도체 장치, 및 다층 반도체 구조{A method of forming a multi-layered dual-polysilicon structure}
발명의 분야
본 발명은 집적 회로에 관한 것으로서, 보다 구체적으로는 다층 이중 폴리실리콘 반도체 구조의 형성 방법과, 이에 따라 형성된 집적 회로 및 장치들에 관한 것이다.
발명의 배경
다른 두께의 산화물층들 상에 폴리실리콘의 이중 층들을 갖는 다층 구조들은 집적 회로들에 많이 사용되고 있다. 이러한 구조들은 예를 들어 DRAM(Dynamic Random Access Memory) 셀들 및 SRAM(Static Random Access Memory) 셀들을 포함하는 MOS 집적 회로들의 구성에 특히 유용하다. 현재 다층 이중 폴리실리콘 구조들을 제조하는 방법은 주입 배리어 증착 및 제거, 폴리실리콘 증착, 패터닝, 및 에칭을 포함하는 다수의 복잡한 처리 단계들을 필요로 한다.
이러한 다수의 때로는 반복적인 처리 단계들은 집적 회로들 및 반도체 장치들을 제조하는 비용 및 제조 시간을 증대시킨다. 또한, 제조 오차들이 처리 단계들의 종류 및 수에 의해 부분적으로 제어된다. 따라서, 처리 단계들을 보다 공정 수가 적고 간단하게 할수록 제조 허용 오차들이 더 작아지며 및 집적 회로 및 반도체 장치들의 집적도가 더 높아질 것이다.
따라서 상술한 단점들을 해소하는 다층 이중 폴리실리콘 구조의 형성 방법이 기술적으로 요청되고 있다.
발명의 개요
본 발명은 이온 주입 배리어 구조의 형성 이전에 이중 폴리실리콘 구조의 형성을 가능하게 하며, 보다 더 적은 수의 공정을 필요로 하고, 더 경제적이며, 종래 방법보다도 더 컴팩트한 반도체 회로 및 장치들의 제조를 가능하게 하는 방법에 관한 것이다.
본 발명의 양호한 실시예는 다층 이중 폴리실리콘 반도체 구조를 형성하는 방법에 관한 것이다. 다른 깊이의 제 1 및 제 2 트렌치가 기판상의 제 1 절연층에 형성된다. 제 2 절연층이 제 1 및 제 2 트렌치에 형성된다. 그 후, 폴리실리콘 재료는 제 1 및 제 2 트렌치가 실질적으로 폴리실리콘 재료로 충전되도록 제 1 및 제 2 트렌치내에 형성된다. 폴리실리콘 재료의 일부가 제 1 및 제 2 트렌치들로부터 제거되어 제 1 절연층의 상부면 및 폴리실리콘 재료의 상부면이 동일 평면이 되지 못한다(즉, 동일한 높이가 아니다). 주입 배리어는 제 1 및 제 2 트렌치내의 폴리실리콘 재료상에 형성되고 절연 배리어의 상부면이 제 1 절연층의 상부면과 실질적으로 동일 평면이 되도록 처리된다. 그리고 이온 주입은 LDD 영역과 소스 및 드레인 영역들을 형성하도록 행하여진다.
본 발명은 또한 상술한 방법에 따라 구성된 집적 회로 및 반도체 장치에 관한 것이다.
본 발명의 다른 목적들 및 특징들은 첨부 도면들을 참조하여 하기의 상세한 설명으로부터 명확해질 것이다. 그러나, 일정 축적비로 도시되어 있지 않은 도면들은 설명만을 위해 도시된 것으로 본 발명의 제한을 제한하는 것은 아니며, 첨부된 특허청구범위를 참조하기 위한 것임을 유의한다.
일정 축적비로 도시되지 않고 단지 설명을 위한 첨부 도면들에 있어서, 동일한 도면 부호들은 여러 관점에서 동일한 구성요소를 표시하는 것이다.
도 1 내지 도 4는 본 발명에 따른 연속적인 제조 단계들에서의 다층 이중 폴리실리콘 구조를 도시하는 도면.
도 5는 제거된 제 1 절연층을 갖는 도 1 내지 도 4의 다층 이중 폴리실리콘 구조를 도시하는 도면.
도 6은 스페이서 산화물을 갖는 도 5의 구조를 도시한 도면.
도 7 내지 도 9는 본 발명의 방법에 따라 구성된 MOS 집적 회로의 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 절연층
14, 16 : 트렌치 20 : 폴리실리콘
40 : 이온 주입 배리어 44 : LDD 영역
50 : 다층 이중 폴리실리콘 구조 60: 폴리실리콘 게이트
70, 80 : 트랜지스터 장치 100 : 스페이서 산화물
102 : 저항기 104 : 트랜지스터
202 : 캐패시터
이제 도 1 내지 도 4를 참조하면, 본 발명에 따라 구성된 다층 이중 폴리실리콘 구조(50)가 도시되어 있다. 도 1에 도시된 상기 구조(50)는 기판(10)상에 형성되고 상부면(18)을 갖는 제 1 절연층(12)을 포함한다. 비록 다른 공지된 반도체 절연 재료들이 이용될 수도 있지만, 바람직하게는 제 1 절연층(12)은 실리콘 이산화물이다. 기판(10)은 기판으로서 사용하기에 적합한 실리콘, 갈륨 아세나이드, 게르마늄, 또는 기타 다른 반도체 재료일 수도 있다. 제 1 트렌치(14) 및 제 2 트렌치(16)는 공지된 기술들을 이용하여 트렌치 영역들을 패터닝하고 에칭함으로써 제 1 절연층(12)에 형성된다. 도시된 바와 같이, 제 1 트렌치(14)는, 1) 제 1 절연층(12)의 상부면(18)상에 레지스트 재료의 층을 제공하는 단계; 2) 상기 레지스트 재료내에 규정된 패턴 마스트를 통과하는 에너지원에 대해 상기 레지스트 재료를 노출시키는 단계; 3) 상기 레지스트내에 패턴을 형성하기 위해 레지스트의 영역을 제거하는 단계; 4) 트렌치(14)를 에칭하는 단계; 5) 남아있는 레지스트 재료를 제거하는 단계에 의해 형성된다. 양호한 실시예에 있어서, 제 1 트렌치(14)는 제 1 절연층(12)의 두께와 거의 같은 깊이까지 에칭되어, 기판(10)의 상부면(34)을 드러내게 한다.
바람직하게는 제 2 트렌치(16)는 제 1 트렌치(14)의 형성 후에 대부분 동일한 방식으로 형성된다. 제 2 트렌치(16)는 기판(10)의 상부면(34) 위(도면에서)에 놓이는 상부면(32) 및 제 1 트렌치(14)의 깊이보다 더 작은 깊이를 갖는다. 제 2 트렌치(16)의 깊이(또는 제 2 트렌치(16) 아래에 남아 있는 제 1 절연층(12)의 두께)는 제조되는 장치나 집적 회로의 원하는 특성들에 의존한다.
도 1에 도시된 바와 같이, 제 2 절연층(8)은 각각의 트렌치(14, 16)내에 형성된다. 제 2 절연층(8)은 바람직하게는 실리콘 이산화물이고, 트렌치(14, 16)내에 동시에 형성된다. 제 1 트렌치(14)에서 제 2 절연층(8)은 기판(10)의 상부, 즉 상부면(34)상에 직접 위치한다. 다음으로 도 2를 참조하면, 폴리실리콘(20)이 제 1 및 제 2 트렌치(14, 16)내에 증착되어, 제 1 및 제 2 트렌치(14, 16)들은 실질적으로는 폴리실리콘(20)으로 충전되고, 상기 폴리실리콘(20)의 상부면(22)은 제 1 절연층(12)의 상부면(18)과 거의 동일한 높이(즉, 거의 같은 평면)에 있다. 절연층 상부면(18) 및 폴리실리콘 상부면(22) 간의 실질적으로 동일한 평면 관계를 제공하기 위해, 구조(50)에 대해 예컨대, CMP(chemical-mechanical polishing) 등의 폴리싱 단계가 행해진다. 폴리실리콘(20)은 폴리실리콘만을 포함하기도 하고(즉, 단일층), 또는 대안적으로 폴리실리콘, 실리사이드, 및/또는 산화물 재료(즉, 다층)들을 포함할 수도 있다.
그리고 트렌치(14, 16)내에 증착된 폴리실리콘(20)의 일부가 제거되어, 폴리실리콘(20)의 상부면(22)이 제 1 절연층(12)의 상부면(18)과 더 이상 동일 평면이 아니다. 이것은 도 3에 도시된 바와 같이, 폴리실리콘(20) 위의 제 1 및 제 2 트렌치(14, 16)내에 빈 공간(30)을 형성한다. 이것은 바람직하게는 이방성 에칭 처리에 의해 달성된다. 이방성 에칭에 의해 제거된 폴리실리콘(20)의 양은 다층 구조(50)로부터 최종 단계로 제조된 집적 회로나 장치의 유형에 의존하여 변할 것이다. 그러나, 상부면(18, 22) 간의 간격은 구조(50)의 후속 처리 동안에 폴리실리콘(20)내로의 이온 침투를 방지할 이온 주입 배리어(40)(도 4)의 증착을 가능하게 하기 위해 충분해야 된다.
바람직하게는 이온 주입 배리어(40)는 배리어(40)의 상부면(42)이 제 1 절연층(12)의 상부면(18)과 거의 동일한 높이에 있을 때까지 트렌치(14, 16)내의 블랭킹 형태로 증착된다(즉, 양 트렌치들 내에 동시적으로). 이온 주입 배리어(40)는 주입된 이온이 폴리실리콘(20)내로 침입하는 것을 막을 소정의 재료를 포함할 수 있다. 이온 주입 배리어(40)에 이용된 전형적인 재료들은 비제한적인 예로서 실리콘 질화물, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물, 아연 질화물을 포함한다. 후속하여 이온 주입 배리어(40)는 그 상부면(42)이 제 1 절연층(12)의 상부면(18)(도 4)과 거의 동일 평면이 되도록 처리된다. 이것은 예를 들어 종래의 CMP(chemical-mechanical polishing) 기술이나 다른 공지된 평탄화 기술들에 의해 달성된다. 이런 방식으로 이온 주입을 위한 셀프얼라인 구조가 형성된다.
그 다음으로 이온 주입이 행하여져 도 4에 도시된 LDD(lightly doped diffusion) 영역(44)을 생성하고, 그 후에는 상기 구조(50)가 어닐링된다. 다음으로 스페이서 산화물(100)(도 6 참조)이 폴리실리콘 게이트(60) 위에 성장되고(하기에서 더 상세히 기술됨), 다음으로 소스 및 드레인 주입이 행해져서 도 4에 도시된 바와 같은 소스 및 드레인 영역(46)을 형성한다. 그 다음으로 스페이서 산화물(100)이 제거되고 그 구조(50)는 어닐링될 수도 있다. 이온들 및 그 관련 주입 에너지들의 선택은 결과로 얻어지는 장치 및 집적 회로의 원하는 전기적 특성들에 의해 결정된다. 유의할 것은 이온 주입은 표준 처리 기술들(예컨대, 원하는 주입 영역들을 드러내도록 패터닝된 포토레지스트 재료의 마스크를 통해)에 따라 행해진다는 것이다. 이어서, 폴리실리콘 게이트(60) 및 소스/드레인 영역들(46)과의 전기적 접속(도시하지 않음)이 종래의 방식으로 이루어져 각종 장치들(예컨대, 트랜지스터들, 저항기들, 다이오드들, 캐패시터들 등)을 형성한다.
대안적으로는, 도 5 및 도 6에 도시된 바와 같이, 제 1 절연층(12)이 상술한 바와 같이 형성된 LDD 영역들(44) 및 폴리실리콘 구조(50)로부터 제거될 수 있다. 다음으로, LDD 영역(44)을 위한 마스크로서 작용할 구조(50) 위에 스페이서 산화물(100)이 형성, 증착, 성장 등이 된다. 소스 및 드레인 영역들(46)은 공지된 방법들 및 기술들을 이용하여 형성될 수 있다.
제 1 트렌치(14)내의 폴리실리콘(20)은 MOS(metal-oxide-semiconductor) 트랜지스터의 폴리실리콘 게이트(60)(도 4)을 포함한다. 게이트(60)의 두께는 구조의 원하는 특성들에 의해 결정된다. 제 2 트렌치(16)내의 폴리실리콘(20)의 목적은 하기에 기술되는 바와 같이 인가에 기초하여 변화한다. 예를 들면, 비도핑된 폴리실리콘의 고 저항은 스태틱 메모리들에 높은 값의 저항을 제공하는 것을 특히 적합하게 한다.
제 1 및 제 2 트렌치(14, 16)내의 절연층(8)은 종래의 MOS 트랜지스터내의 게이트 산화물층을 구성한다. 절연층(8)의 두께는 구조의 원하는 특성들에 의해 결정된다.
도 4에 도시된 특정 예의 구조(50)는 제 1 트렌치(14)와 얼라인된 두 개의 MOS 트랜지스터들(70, 80)을 포함한다. 또한, 제 2 트렌치(16)에서 형성된 폴리실리콘(20)은 비제한적인 예로서 예컨대 캐패시터, 저항기, 또는 트랜지스터와 같은 이산 성분(90)을 형성하고 제 1 트렌치(14)에서 형성된 트랜지스터 장치(70, 80)들보다 더 두꺼운 절연층들(8, 12)로 이루어진 게이트 산화물과 상호 접속하는데 이용될 수 있다.
폴리실리콘 게이트(60)내로의 이온 침입을 방지하는 것이 바람직하다. 그 다음으로, 폴리실리콘 재료는 트렌치(14, 16)내에 증착되고 또다른 주입 배리어는 폴리실리콘 재료 위에 형성되어 LDD, 소스 및 드레인 영역들(46)의 주입 동안에 폴리실리콘 내로의 이온 침입을 방지한다.
본 발명은 상술한 처리를 크게 단순화하며 다층 이중 폴리실리콘 고조의 제조 비용 및 제조 복잡도를 감소시킨다. 본 발명에 따라서, 폴리실리콘 게이트(60)(즉, 트렌치(14, 16)내의 폴리실리콘 재료(20))는 주입 배리어의 형성 이전에 형성된다. 따라서, 게이트 및 배리어는 연속적이면서 비반복적인 단계들로 형성된다. 다음으로, LDD 영역들(44) 및 소스/드레인 영역들(46)은 주입 배리어를 부가하거나 제거할 필요없이 생성될 수 있다.
도 7 내지 도 9는 본 발명의 방법에 따라서 형성될 수 있는 장치들의 예를 도시하고 있다. 도 7 내지 도 9에 도시된 장치들이 단지 설명을 위한 비제한적인 예들이고 많은 다른 장치들이 본 발명에 의해 예상된다는 것이 당업자들에게는 명백할 것이다. 도 7에 도시된 장치는 제 1 트렌치(14)를 이용하여 형성된 트랜지스터(104) 및 제 2 트렌치(16)를 이용하여 형성된 저항기들(102)을 갖는 SRAM 셀(100)이다.
도 8에 도시된 장치는 상호접속들(14, 16)을 위해 제 1 및 제 2 트렌치들을 이용하여 형성된 4개의 트랜지스터(104)들을 갖는 대안적인 SRAM 셀(100)이다. 후속의 금속층은 널리 공지되어 있는 바와 같이 트랜지스터들(104)을 상호접속하기 위해 형성될 수 있다.
도 9에 도시된 장치는 제 1 트렌치(14)를 이용하여 형성된 트랜지스터(204) 및 제 2 트렌치(16)를 이용하여 형성된 캐패시터(202)를 갖는 DRAM 셀(200)이다. 후속의 금속층들은 널리 공지되어 있는 바와 같이 캐패시터(202) 및 트랜지스터(204)를 상호접속하도록 형성될 수 있다.
비록 본 발명이 특정 실시예들의 문맥으로 본 명세서에 기술되어 있지만, 당업자들은 다양한 대안적인 장치들을 고안해낼 수 있음을 이해야 된다. 비록 본 명세서에서 명시적으로 도시 또는 기술되지 않았지만 그러한 대안적인 장치들은 본 발명의 원리들을 채용하고 있으며 따라서 본 발명의 의도 및 범위 내에 있다.
따라서, 본 발명의 양호한 실시예들에 제공되는 바와 같이 본 발명의 기본적인 신규 특징들에 대해 도시하고 기술하고 지적하였지만, 본 발명의 형태 및 상세한 부분들의 다양한 생략, 대체, 변경이 본 발명의 의도내에서 당업자에게 가능할 수 있음이 이해될 것이다. 그러므로, 본 발명은 첨부된 특허청구범위에 의해 나타내어지는 것으로서만 제한될 것이다.

Claims (30)

  1. 상부면을 갖는 제 1 절연층을 위에 증착시킨 기판을 포함하는 다층 반도체 구조의 형성 방법에 있어서,
    (a) 상기 제 1 절연층에 깊이가 다른 제 1 및 제 2 트렌치를 형성하는 단계,
    (b) 상기 제 1 및 제 2 트렌치들에 제 2 절연층을 형성하는 단계,
    (c) 상기 제 1 및 제 2 트렌치들이 실질적으로 폴리실리콘 재료로 충전되도록 상기 제 1 및 제 2 트렌치들에 폴리실리콘 재료를 형성하는 단계,
    (d) 상기 제 1 절연층의 상부면이 상기 제 1 및 제 2 트렌치들 각각에 남아 있는 폴리실리콘 재료의 상부면과 동일 평면에 있지 않도록 상기 제 1 및 제 2 트렌치들로부터 상기 폴리실리콘 재료의 일부를 제거하는 단계,
    (e) 상기 제 1 및 제 2 트렌치들에 주입 배리어를 형성하는 단계, 및
    (f) 상기 제 1 및 제 2 트렌치들 내의 상기 주입 배리어를 처리하여 그 상부면이 상기 제 1 절연층의 상부면과 실질적으로 동일 평면이 되는, 상기 주입 배리어 처리 단계를 포함하는 다층 반도체 구조의 형성 방법.
  2. 제 1 항에 있어서,
    상기 단계 (d)는 상기 폴리실리콘 재료를 이방성 에칭하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  3. 제 1 항에 있어서,
    상기 단계 (f)는 상기 주입 배리어의 상부면을 폴리싱하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  4. 제 1 항에 있어서,
    상기 단계 (e)는 상기 제 1 및 제 2 트렌치들내의 상기 폴리실리콘 재료상에 티타늄 질화물을 증착하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  5. 제 1 항에 있어서,
    상기 단계 (e)는 상기 제 1 및 제 2 트렌치들 내의 상기 폴리실리콘 재료 상에 실리콘 질화물을 증착하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  6. 제 1 항에 있어서,
    상기 단계 (e)는 상기 제 1 및 제 2 트렌치들 내의 상기 폴리실리콘 재료 상에 탄탈륨 질화물을 증착하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  7. 제 1 항에 있어서,
    상기 단계 (e)는 상기 제 1 및 제 2 트렌치들 내의 상기 폴리실리콘 재료 상에 텅스텐 질화물을 증착하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  8. 제 1 항에 있어서,
    상기 단계 (e)는 상기 제 1 및 제 2 트렌치들 내의 상기 폴리실리콘 재료 상에 지르코늄 질화물을 증착하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  9. 제 1 항에 있어서,
    상기 단계 (a)는 제 1 트렌치를 먼저 형성하고 나서 상기 제 1 트렌치보다 더 협소한 제 2 트렌치를 형성하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  10. 제 1 항에 있어서,
    상기 기판내에 LDD 영역을 형성하도록 이온들을 주입하는 단계를 더 포함하고, 상기 주입 배리어는 상기 폴리실리콘 재료내로 주입 이온들의 침투를 방지하는 다층 반도체 구조의 형성 방법.
  11. 제 10 항에 있어서,
    상기 기판내에 소스 및 드레인 영역을 형성하도록 이온들을 주입하는 단계를 더 포함하고, 상기 주입 배리어는 상기 폴리실리콘 재료내로 주입 이온들의 침투를 방지하는 다층 반도체 구조의 형성 방법.
  12. 제 11 항에 있어서,
    상기 다층 구조를 어닐링하는 단계를 더 포함하는 다층 반도체 구조의 형성 방법.
  13. 제 1 항에 있어서,
    상기 단계 (c)는 제 1 구조를 형성하도록 상기 제 1 트렌치에 폴리실리콘을 형성하고 제 2 구조를 형성하도록 상기 제 2 트렌치에 폴리실리콘을 형성하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  14. 제 13 항에 있어서,
    2개의 제 1 구조들 및 2개의 제 2 구조들을 형성하는 단계를 더 포함하는 다층 반도체 구조의 형성 방법.
  15. 제 14 항에 있어서,
    SRAM 셀을 형성하도록 상기 2개의 제 1 구조들 및 2개의 제 2 구조들을 상호 접속하는 단계를 더 포함하는 다층 반도체 구조의 형성 방법.
  16. 제 14 항에 있어서,
    DRAM 셀을 형성하도록 상기 2개의 제 1 구조들 및 2개의 제 2 구조들을 상호 접속하는 단계를 더 포함하는 다층 반도체 구조의 형성 방법.
  17. 제 1 항에 있어서,
    상기 단계 (c)는 상기 제 1 및 제 2 트렌치들이 실질적으로 단일 층의 폴리실리콘 재료로 충전되도록 상기 제 1 및 제 2 트렌치들 내에 폴리실리콘 재료의 단일 층을 형성하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  18. 제 1 항에 있어서,
    상기 단계 (c)는 상기 제 1 및 제 2 트렌치들이 실질적으로 다층의 폴리실리콘 재료로 충전되도록 상기 제 1 및 제 2 트렌치들 내에 폴리실리콘 재료의 다층을 형성하는 단계를 포함하는 다층 반도체 구조의 형성 방법.
  19. 제 1 항에 있어서,
    상기 제 1 절연층을 제거하는 단계, 및
    상기 기판에 LDD 영역을 형성하도록 이온들을 주입하는 단계를 더 포함하며,
    상기 주입 배리어는 상기 폴리실리콘 재료내로의 주입 이온들의 침입을 방지하는 다층 반도체 구조의 형성 방법.
  20. 제 19 항에 있어서,
    상기 반도체 구조 상에 스페이서 산화물을 형성하는 단계, 및
    상기 기판에 소스 및 드레인 영역을 형성하도록 이온들을 주입하는 단계를 더 포함하며,
    상기 주입 배리어는 상기 폴리실리콘 재료내로의 주입 이온들의 침입을 방지하는 다층 반도체 구조의 형성 방법.
  21. 제 1 항에 기재된 방법에 따라 형성된 반도체 장치.
  22. 제 21 항에 있어서,
    상기 반도체 장치는 저항기 및 트랜지스터를 포함하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 반도체 장치는 캐패시터 및 트랜지스터를 포함하는 반도체 장치.
  24. 제 1 항에 기재된 방법에 따라 형성된 DRAM 셀.
  25. 제 1 항에 기재된 방법에 따라 형성된 SRAM 셀.
  26. 다층 반도체 구조에 있어서,
    기판,
    상기 기판 상에 증착되고, 다른 깊이의 규정된 제 1 및 제 2 트렌치들을 갖는 제 1 절연층,
    상기 제 1 및 제 2 트렌치들에 배치된 제 2 절연층,
    상기 제 2 절연층과의 적층 관계로 상기 제 1 및 제 2 트렌치들에 배치된 폴리실리콘층,
    상기 폴리실리콘층과의 적층 관계로 상기 제 1 및 제 2 트렌치들에 배치되고, 상기 제 1 및 제 2 트렌치들내의 상기 폴리실리콘층의 일부분을 제거하여 내부에 빈 공간을 생성하고 상기 빈 공간내에 상기 주입 배리어를 형성하는 것에 의해 형성되는 상기 주입 배리어를 포함하는 다층 반도체 구조.
  27. 제 26 항에 있어서,
    상기 구조는 집적 회로인 다층 반도체 구조.
  28. 제 27 항에 있어서,
    상기 집적 회로는 DRAM 셀인 다층 반도체 구조.
  29. 제 27 항에 있어서,
    상기 집적 회로는 SRAM 셀인 다층 반도체 구조.
  30. 제 27 항에 있어서,
    상기 구조는 저항기 및 트랜지스터를 포함하는 다층 반도체 구조.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3107024B2 (ja) * 1997-12-09 2000-11-06 日本電気株式会社 薄膜トランジスタの製造方法
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3203845B2 (ja) * 1992-12-22 2001-08-27 ソニー株式会社 ゲート電極の形成方法
US5952695A (en) * 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures
US5926700A (en) * 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
JPH1167927A (ja) * 1997-06-09 1999-03-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
JPH11195704A (ja) * 1998-01-05 1999-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6271555B1 (en) * 1998-03-31 2001-08-07 International Business Machines Corporation Borderless wordline for DRAM cell
US6080625A (en) * 1998-08-26 2000-06-27 Lucent Technologies Inc. Method for making dual-polysilicon structures in integrated circuits
US6117732A (en) * 1998-11-17 2000-09-12 Taiwan Semiconductor Manufacturing Co. Use of a metal contact structure to increase control gate coupling capacitance for a single polysilicon non-volatile memory cell
US6083845A (en) * 1999-02-23 2000-07-04 United Microelectronics Corp. Etching method

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