TW468243B - Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments - Google Patents

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Description

A7 B7 4 6 82 4 3 五、發明說明() 發明領域: (請先閱讀背面之注意事項再填寫本頁) 本發明關於使用欲入法技術加以製造之半導體内連 線及導孔插塞。 發明背景: 例如1C(積體電路)之半導體大致具有電子電路元 件,例如電晶體,二極體及電阻器,一體製造於半導體材 料之單體上。各種電路元件係經由導電連接器連接,以形 成一完整電路,該完整電路可以包含幾百萬之個別電路元 件。於半導體材料及處理技術之優點已經降低1C之整個 大小之降低,同時,增加了於單體上之數量。其他縮小化 對於改良1C效能及降低成本係高度期望的。内連線提供 於一 1C之各種電子元件間之電氣連接,並且,它們形成 於這些元件及裝置之外部接觸元件,例如用以連接I c至 其他電路之接腳間之連接。典型地,内連線形成於電子電 路元件間之水平連接,而導孔插塞形成於電子電路元件間 之垂直連接,而造成一分層連接。 經濟部智慧財產局員工消費合作社印製 各種技術係被用以創造於内連線及導孔插塞。此等技 術之一涉及一大致被稱為雙層嵌入法之處理,該法包含形 成一溝渠及一下層導孔。溝渠及導孔係同時被填以一導電 材料,例如一金屬,因此,同時形成一内連線及一下層導 孔插塞。傳銃雙層嵌入法製造技術之例子係被揭示於1 9 9 1 年六月11-12日之由卡安塔等人之VMIC會議,IEEE第 144-1 52頁之"雙層嵌入法:一 ULSI接線技術"及由黃等人 第3肓 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) /[ 6 82 4- ^ a? ___________ B7 五、發明說明() 所公開之美國專利第5,635,423號案中° 一先前技藝雙層嵌入技術之例子是示於第1A-1C圖 中,示出各種1C結構。如於第1A圖所示’一介電層110 係沉積於一半導體基材112上。一真有導孔圖案Η 8之蝕 刻遮罩1 1 6係定位於介電層1 1 〇上。,定時非等向蝕刻係 用以蝕刻一於層1 1 0中之孔1 2 0,以酕合導孔圖案。遮罩 1 1 6係隨後被遮罩1 22所替換(第1 Β圖)’敌圖具有一溝渠 圖案丨24。一計時非等向蝕刻係被用以形成溝渠1 26並同 時加深孔120,以形成導孔1 28 »這導孔可以被蝕刻,以 外露出半導體基材112。或者,導孔可以過蝕刻部份進入 基材。如於第1C圖所示,導孔及溝渠係然後同時被填以 適當金屬金屬130因此形成一金屬化内連線132, 及一導孔插塞134’其係與半導體基材Η〗接觸。另外, 可以於沉積内連線金屬及導孔插塞前,沉積一襯塾或阻障 層於導孔及溝渠内。層11 0之表面係被平坦化,以去除過 量金屬130並定義内連線132。或者’金屬回蚀可以被利 用以定義該線路。 先前技藝雙層嵌入法之另—例子係示於第2A-2C圖 所示之1C結構中。如於第2Α圖中所示,一第一介電層 2 1 0係沉積於半導體基材21 2上。一蝕刻阻擋層2 1 6係沉 積於第一介電層上。一第二介電層218係沉積於蝕刻 阻擋2 1 6上’及一蝕刻遮軍220係定位於介電層2 1 8上。 蝕刻遮罩220係定位介電層2 1 8上。蝕刻遮罩22〇係被作 成圖案(22 1 ),以蝕刻一導孔。第二介電層2 1 8係使用第一 第4頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) .^1 ^1 »1 n 1 n n I Tr I 1^-1 · 經濟部智慧財產局員工消費合作社印製 4 6 82 43 A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明() 非等向蚀刻程序加以姓刻,以相配合導孔圖案形成一孔Λ 222(第2 A圖)。此蝕刻程序係於蝕刻阻擋層2〖6處停止。 蝕刻遮罩220係被去除及另一蝕刻遮罩224(見第2B圖) 係定位於第二介電層218上,使得其被作出圖案(226)以形 成一溝渠。一第二非等向蝕刻程序係被用以蝕刻於層2 i 8 中之溝渠2 2 8。同時’孔2 2 2係.延伸至基材2 1 2 ’藉由触 刻穿過蝕刻阻擋層216及經過第—介電層21〇。於此雙層 嵌入技術中,第一蝕刻程序對於蝕刻阻擋層216較第二蝕 刻程序有較大選擇性。如於第2 B圖所示,第二蝕刻程序 造成形成溝渠228及導孔230,其延伸至半導體基材212。 遮罩224係被去除,其後,溝渠228及導孔230係同時被 填以一適當導電金屬232(見第2C圖),形成金屬化線234 及接觸基材212之導孔插塞23 6。過量金屬232係由層2 1 8 之表面去除,以定義線路234。 第3 A至31圖例示先前技藝雙層嵌入技術之另一例 子。如於第3A圖所示,一第一介電層316係沉積於一基 材310上,其包含内連線312及314。提供於蚀刻阻擋層 上庆一第二介電層318係沉積於層316上。一第一遮罩層 3 2 0係沉積於蝕刻阻擋層上。或者,一蓋層(未不出)係安 置於基材及第一介電層間。見第3β圖,導孔圖案322及 324係形成於遮罩層320中。如於第3Β及3C圖所示,導 孔圖案322係對齊於線路3 1 2及導孔圖案324保不對準線 路314。例如導孔圖案324之不對齊可能於IC結構之製造 間發生。用於雙層嵌入導孔之導孔圖案典梨具有—正方形 第5育 (請先閲讀背面之注意事項再填寫本頁) 裝 • ϋ
— I— t ^---I I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 468243 A7 經濟部智慧財產局員工消費合作社印製 __B7___五、發明說明() 剑面架構,使得導孔圖案之宽及長度係相類似於或小於相 關溝渠之寬度。如於此所使用,導孔圖案之宽度係為垂直 於用於内連線之相關雙層嵌入構渠圖案之長度尺寸所量 得之尺寸。吾人想要形成具有剖面尺寸不超出相關内連線 寬度之導孔插塞,以使得可以製造於一内連線或鄰近内連 線之導孔楢塞數量最大化。雖然,第3 A-31圖例示先前技 藝使用正方形導孔圖案’但可以了解的是這些先前技藝可 以同+時應用至具有圓形角落之導孔圖案。 .導孔圖案3 2 2及3 2 4係藉由非等向姓刻,而傳送至蚀 刻阻擋介電層318’藉以分別形成導孔圖案326及328, 見第3D圖。第一遮罩層320係然後被去除。一第三介電 層3 3 0(第3E圖)係沉積於蝕刻阻擋層318上於蝕刻阻擋層 之導孔圖案326及328内。隨後,一第二遮罩層332係沉 積於第三介電層33〇上。第3F圖示出溝渠圖案334及 336,其係形成於第二遮罩層332中,使得這些圖案係分 別對齊基材内連線312及314。溝渠圖案334及3 36係非 等向地蚀刻穿過第三介電層330,分別形成溝渠338及 340’見第3G圖。非等向蝕刻同時由導孔圖案326及328 之分別在溝渠338及340下部份去除第三介電層33〇材 料。這造成完全開口導孔圖案3 26(第3G圖),其係良好對 齊溝渠334。導孔圖案328由於未對準之故係部份打開, 形成一較少之導孔圖案342’其係来開放於整個溝渠 寬度β另外’非等向杜刻係被用以蝕刻圖案3 2 6及3 4 2 經由第一介電層316至基材310之内連線312及3U 五 1 ’形 第6貰 本紙張尺度適用_國國家標準(CNS)A4規格(2ΐϋ χ 297公釐) (锖先閲讀背面之注意事項再填寫本頁) 裝 ---訂------- 經濟部智慧財產局員工消費合作社印製 A6 82^3 A7 _____B7 _____ 五、發明說明() 成導孔348及350 口隨後,遮罩層332係被去除,如於第 3H圖所示。或者,溝渠338及3 40(第3H圖)可以非等向 地蝕刻(未示出)穿過蝕刻阻擋層 3 1 8。此蝕刻步驟可以用 以同時非等向蝕刻導孔穿過結構中之蓋層(未示出),結構 中,一蓋層係:安置於基材及第一介電層之間。 描續於第3H圖中之結構包含延仲穿過第三介電層 330之溝渠338及340,及分別延伸宗過第一及第二介電 3 1 6及3 1 8之導孔3 4 8及3 5 〇。溝渠及導孔係同時被填以 一導電金屬,形成雙層嵌入結構352及35 4(第3J圖),其 分別包含内連線356及358,及導孔插塞360及362。例 示於第3A至31圖中之先前技術造成相較於相關溝渠之寬 度之較少之導孔寬度,及後續造成導孔插塞之寬度降低, 當導孔圖案係未對準於下層内連線。 示於第3A-3I圖中之先前技藝例示一製造順序,其中 一導孔圖案係未對齊下層内連線。這些先前技藝同時也被 用於第4A-4C圖中之結構,以例示於溝渠圖案及在下内連 線間之未對齊之作用。第4A圖示出一結構,其係使用類 似於第3F圖所描繪之材料及技術所形成。如於第4a圖所 示之結構包含具有内連線412及414,第一,第二(蚀刻阻 擋)及第三介電層416,418,及42〇,及遮罩層422之基 材410。導孔圖案424及426係分別對齊基材線412及 414。遮罩層422(第4A圖)包含溝渠圖案428,其係對於 於線4 12及溝渠圖案430係不對齊線414。第4B圖示出 使用類似於用以製造第圖中之溝渠及導孔之技術之溝 第7頁 本紙張尺度邮t關家辟(CN麗規格⑽X 297_公^ --- {諝先閱讀背面之沒意事項再填寫本頁)
裝--------訂------I i r WT d 6 82 4 3 a? B7 五、發明說明() 渠432及434及導孔436及43 8之製造。示於第4B圖中 之溝渠及導扎係同時被填以一導電金屬,而形成雙層嵌入 結構440及442,見第4C圖。這些結構包含内連線444 及446,及導孔插塞448及45〇°如於第4B及4C圖所示, 用以製造造些結構之先前技術造成了於導孔之寬度減 少,因此,當溝渠圖案未對齊下層内連線時,導孔插塞之 寬度之減少。 .例如以上所例帝之傳統雙層嵌入技術具有配合減少 設計規格及減少導孔插塞高度之現在及未來需求之缺 點。例如,於第1 A'1 C圖所述之技術利用一計時蚀到°如 於本技藝所知’當使用一計時蝕刻方法時,精確地控制蝕 刻深度係很因難。缺少精確蚀刻控制可以造成品質上之問 题。配合第2A-4C圖所述之姓刻阻措技術提供較計時蚀刻 法有更精確蝕刻控制。然而’後者之先碎技術需要使用一 敍刻阻標層於相鄰雙層嵌入結構之間°如同於本技藝者所 知’蚀刻阻擋層出現於鄰近雙層嵌入結構間典型造成於這 些结構間電容之增加。同時’例如示於第3 A-4C間之先前 技術可以由於蚀刻P案之未對齊而造成.導孔寬度之減 少。導孔寬度之減少可能造成未完整之金屬填補及導孔插 塞之電阻減少。 因此,為了成本考量有需要對雙層嵌入法加以改良之 技術,其中.同時形成一電源線及一信號線。 第a頁 本紙張尺度適用中國國家標準(CNS)A4視格(21〇 X 297公釐) {請先閱讀背面之注意事項再填寫本頁) i ί — I — 訂·! f 經濟部智慧財產局員工消費合作社印製 A7 B7 46 824 3 五、發明說明() 發明目的及概述: 本發明之方法提供用於含嵌入法積體電路裝置之新 穎方法與結構,其克脈了上述之先前技藝之問趨。 於本發明之一實施例中,—第一介電層係沉積於例如 一半導體基材之基材上。随後係沉積一第二介電層及一遮 罩層。一具有矩形之導扎圖案係形成於遮罩層中。第一導 孔圖案係被非等向蝕剎穿過第二介電層’隨後’第一遮罩 層係_被去除。一第三介電層係沉積於第二介電層上並於已 經形成於此層中之導孔圖案内。再者’一具有一溝渠圖案 於導孔圖案上之第二遮箪層係形成於第三介電層上。第一 介電圖案係寬於溝渠圖案’以提供於導孔圖案及溝渠圖案 間之未對齊容許度。溝乘圖案係被非等向蚀刻穿過第三介 電層,形成一溝渠,並利用第二介電層作為独刻阻擋。溝 渠蝕刻處理同時由第二介電層中之第一導孔圖案之部 份,去除第三介電層’該第二介電層係定位於溝渠圖案 内,藉以形成一第二導孔圖案。弟一導孔圖案可以I形成於 溝渠圖案内,而不管於第一遮罩層中之原始(第―)導孔圆 案之寬度。第二導孔圖案係然後被非等向蝕刻穿過第一介 電層,藉以形成一導孔°導孔及溝渠係同時被填充以一擎 電材料,藉以形成一雙層嵌入結構。本發明技術部份或完 全地補償了於導孔圖案及溝渠圖案間之未對齊’而不如寬 於導孔之位.置之溝渠’而克服了於舉孔圖案及相關溝渠圖 案間之未對齊之先前技藝雙層嵌入製造問題。較佳地,本 案之實施例只需要兩遮罩層’用以製造未對齊容許之雙層 笫9頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱 ------1------' J ^-------1 -----Ilf — f清先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 五、發明説明() 電容值。 於本發明之另一實施例中’第一介電層係沉積於一基 材上,例如一半導體基材。第二及第三介電層係依序沉 積,並隨後沉積一硬遮覃層。—具有一第一導孔圖案之第 一光阻層係沉積於硬遮罩層上。具有一矩形之導孔圖案係 較相關溝渠圖案為寬’以提供於導孔圖案及溝渠圖案間之 未對準容許度。第一導孔圖案係經由非等向蝕刻後被轉移 至硬.遮覃,隨後’一第一光阻被剝離。一第二光阻係沉積 於硬遮罩層上於導孔圖案内。一在導孔圖案上之溝渠圖案 係顯影於第二光阻中。此溝渠圖案之形成由在溝渠圖案下 之導孔圖案之部份去除光阻’藉以形成一第二導孔圖案。 第二導孔圖案可以只形成於溝渠圖案中,而提供未對齊容 許度,而不會加寬溝渠。第二導孔圖案係非等向蚀刻穿過 第三介電層。再者,溝渠圖案係被非等向地蝕刻穿過硬遮 罩層,於第二導孔圖案係同時被非等向蝕刻穿過第二介電 層之同時。隨後,溝渠圖案係被非等向地姓刻穿過第三介 電層,藉以於第二導孔圖案被同時地非等向地蝕刻穿過第 一介電層之同時’形成一溝渠,造成一導孔。溝渠及導孔 係被同時填以一導電材料,以製造一雙層嵌入結構,其部 份或完全地補償於導孔圖案及溝渠圖案間之不對準,而不 會加寬於導孔插塞之位置之内連線, 於本發.明之其他實施例中,製造系統係被提供用以形 成例如本發明之ic結構之結構。這些系統包含一例如電 腦之控制器’其係轉接以與多數製造站互相作用D每一製 第11頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝 訂----- ^6 82 4 3 和年巧月μ A7 號專利案%年9月修正 五、發明說明( (請先閱讀背面之注意事項再填寫本頁) 造站執行一用以製造ic結構之處理步驟。操作上之鏈結 提供於控制器及製造站間之連接。例如電腦程式之資料結 構使得控制器,控制被執行於製造站中之處理步驟。該資 料結構可以被提供於衧動電子儲存媒體上° 圖式簡單說明: 第i A_ 1 C圖為以順序階段例示出先前技藝1C結構之剖面 .示意圖。 第2A-2C圖為以順序階段例示出先前技藝1C結構之剖面 示意圖。. 第3 A,3B及3 D-3I圖為以順序階段例示先前技藝1C結構 之剖面示意圖° 第3C圖示出例示於第3B圖中之1C結構之平面圖。 第4A-4C圖為以順序階段例示先前技藝1C結構之剖面示 意圖》 第5A,5B *及5D-5I圖為以順序階段例示出本發明之Ic ..結構之一實施例之剖面示意圖。 第5C圖示出例示於第5B圖中之1C結構之平面圖。 經濟部智.€財產局員工消費合作社印製 第6A及6B圖為以順序階段例示之示於第5A-5I圖中之ic 結構之另一實施例之剖面示意圖。 第7A-7C圖為以順序階段例示之示於第5A-5I圖中之[c 結構之另一實施例之剖面示意圖。 第8 A及8 C - 8 G圖為以順序階段例示之本發明之I c結構之 另一實施例之剖面示意圖。 第8B圖示出於第8A圖中所示之1C結構之示意平面圖。 第12頁 Λ6 82 A3 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明() 第8H圖示出於第8G圖中所示之1C結構之示意平面圖= 第9A及9C-9H圖為於各順岸階段之本發明之1C結構之另 一實施例之副面示意圖。 第9 B圖示出例示於第9 A圖中之IC結構之示意剖面圖。 第10A-10D及10F-10K圖為於順序階段之本發明之1C結 構之另一實施例之示意剖面圖。 第10E圖示出例示於第10D圖之1C結構之示意平面圖。 第11圖為一方塊圖,示出用以製造第5 A-7C圖之1C結構 之製造系統。 第12圖為一方塊圖,例示用以製造例示於第8A-8H圖中 之1C結構之製造系統。 第Π圖為一方塊圖,例示用以製造第1 〇A-1 0K圖之1C結 構之製造系統。 圖號對照說明: 1 10 介電層 112 半導體基材 1 16 遮罩 118 導孔圖案 120 孑L 122 遮罩 124 溝渠圖案 126 溝渠 128 導孔 130 金屬 132 内連線 134 導孔插塞 210 介電層 212 半導體基材 216 触到_阻擋層 218 介電層 220 蚀刻遮罩 222 孔 第13頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (琦先閱讀背面之注意事項再填寫本頁) 裝--------訂---------碑 A7 經濟部智慧財產局員工消費合作社印製 d6 8243 B7 五、發明說明() 224 蚀 刻 遮 軍 228 刻 溝 渠 230 導 孔 232 導 電 金 屬 234 金 屬 線 23 6 導 孔 插 塞 3 1 0 基 材 3 12 内 連 線 3 14 内 連 線 3 16 介 電 層 3 18 介 電 層 320 遮 罩 層 322 導 孔 圖 案 324 導 孔 圖 案 326 導 孔 圖 案 328 導 孔 圖 案 330 介 電 層 332 遮 罩 層 334 溝 渠 圖 案 336 溝 渠 圖 案 338 溝 渠 340 溝 渠 342 導 孔 圖 案 348 導 孔 350 導 孔 352 雙 層 嵌 入 結 構 354 雙 層 入結構 356 内 連 線 358 内 連 線 360 導 孔 插 塞 362 導 孔 插 塞 410 基 材 412 内 連 線 414 内 連 線 416 介 電 層 418 介 電 層 420 介 電 看 422 遮 罩 層 424 導 孔 圖 案 426 導 孔 圖 案 428 溝 渠 圖 案 430 溝 渠 圖 案 432 溝 渠 434 溝 渠 436 導 孔 438 導 孔 440 雙 層 4k 入結構 442 雙 層 入 結 構 第14頁 (請先閱蹟背面之注意事項再填寫本頁) ----1 — ί I 訂---- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) d 6 82 43 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明 ( ) 444 內 連 線 446 内 連 線 448 導 孔 插 塞 450 導 孔 插 塞 5 10 半 導 體 基 材 512 内 連 線 514 內 連 線 5 16 介 電 層 5 18 介 電 層 520 遞 軍 層 522 矩 型 導 孔 圖 案 523 導 孔 圖 案 侧 524 矩 型 導 孔 圖 案. 526 導 孔 圖 案 528 ' 導 孔 圖 案 530 介 電 層 532 遮 罩 層 534 溝 渠 圖 案 536 溝 渠 圖 案 538 溝 渠 540 溝 渠 542 導 孔 圖 案 548 導 孔 550 導 孔 552 雙 層 嵌 入 結 構 554 雙 層 嵌 入 結 構 556 内 連 線 558 内 連 線 560 導 孔 插 塞 562 導 孔 插 塞 6 10 溝 渠 612 溝 渠 614 導 孔 616 導 孔 618 雙 層 入 結 構 620 雙 層 嵌 入 結 構 622 内 連 線 624 内 連 線 626 導 孔 插 塞 628 導 孔 插 塞 710 基 材 層 712 内 連 線 714 内 連. 線 716 介 電 層 718 介 電 層 726 導 孔 圖 案 728 導 孔 圖 案 730 介 電 層 第彳5頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) <請先閲讀背面之注意事項再填寫本頁) 裝--------訂----- 3. A 6 82^3 a7 B7 五、發明說明() 經濟部智慧財產局貝工消費合作社印製 732 遮 罩 層 734 溝 渠 圖 案 736 溝 渠 圖 案 738 溝 渠 740 溝 渠 742 導 孔 744 導 孔 7 46 雙 層 嵌 入 結 構 748 雙 層 入 結 構 750 内 連 線 752 内 連 線 754 導 孔 插 塞 756 導 孔 插 塞 8 10 基 材 812 内 連 線 8 14 内 連 線 818 介 電 層 8 18 介 電 層 820 遮 罩 層 822 導 孔 圖 案 824 導 孔 圖 案 826 犧 牲 蝕 刻 圖 案 828 犧 牲 蝕 刻 圖 案 830 犧 牲 蚀 刻 圖 案 832 導 孔 圖 案 834 導 孔 圖 案 836 犧 牲 蚀 刻 區 段 838 犧 牲 蚀 刻 區 段 840 犧 牲 触 刻 區 段 842 介 電 層 844 遮 罩 層 846 溝 渠 圖 案 848 溝 渠 圖 案 860 雙 層 嵌 入 結 構 862 雙 層 嵌 入 結 構 864 内 連 線 866 内 連 線 868 導 孔 插 塞 870 導 孔 插 塞 910 基 材 912 基 材 内 連 線 914 基 材 内 連 線 916 介 電. 層 918 介 電 層 920 遮 罩 層 922 遮 罩 層 924 導 孔 圖 案 926 犧 牲 蝕 刻 圖 案 第彳6頁 〈請先閲讀背面之沒意事項再填寫本頁)
. I - —ί ! - I I 一SJ_ It n n I I ~et I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 A7 _B7 五、發明說明() 928 犧牲蝕刻圖案 930 犧牲蝕刻圖案 932 導孔圖案 934 導孔圖案 936 犧牲蝕刻區段 938 犧牲蝕刻區段 940 犧牲触刻區段 942 介電層 944 姓刻遮罩層 946 溝渠圖案 948 溝渠圖案 950 溝渠 952 溝渠 954 導孔 956 + 導孔 958 内連線 960 内連線 962 導孔插塞 964 導孔插塞 1010 半導體基材 1012 介電層 1014 介電層 1016 介電層 1018 硬遮罩層 1020 光阻層 1022 導孔圖案 1028 溝渠圖案 1030 導孔圖案 1032 溝渠 1034 導孔 1036 雙層嵌入結構 1038 内連線 1040 導孔插塞 1110 控制器 1140 電子資料儲存媒體 1200 本發明控制器 1210 製造系統 1220 製造站 1221 操作鏈路 1222 製造站 1223 操作鏈路 1224 製造站 1225 操作鏈路 1226 製造站 122 7 操作鏈路 1228 製造站 1229 操作鍵路 1230 製造站 第17貫 (請先閲讀背面之生意事項再填寫本頁) 裝 ^1 1 n ^OJI ·1 .^1 5 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐) 46 82^3 發明詳細說明:_ 於說明本發明及其實施例時,某些專有名詞將為了清 楚起見被使用。此等專有名詞並不只是用以包含所述之實 施例者,同也等效於執行大致相同功能之物,以大致相 同方式完成相同結果- 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明() 1231 操作鏈路 1240 電子儲存媒體 1300 控制器 1310 製造系統 1320 製造站 1321 操作鏈路 1322 製造站 13 23 操作鏈路 1324 製造站 1325 操作鏈路 1326 製造站 1327 操作鏈路 1328 製造站 1329 操作鏈路 1330 製造站 1331 操作鏈路 1332 製造站 1333 操作鏈路 1334 製造站 1335 操作鏈路 1340 電子儲存媒體 (請先閲婧背面之注意事項再填寫本頁) '裝 - -----—訂-------i^> 本發明之一實施例中’ 一新穎雙層嵌入處理係被使 用,其中一矩形導孔圖案係被利用’以形成未對準容忍雙 層嵌入結構。於此所定義之"雙層嵌入結構"表示法包含於 溝渠及同時形成之下層導孔插塞中之内連線。該處理係被 例示以製造例如示於第5A-5I圖中之IC結構β於此所定 義之"積體電路結構”表示法包含完全形成之積體電路及 部份形成之積體電路。第5Α圖示出一大致類似於示於第 第18頁 表紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公笼) 46 82^3 A7 ---- - B7 五、發明說明() 3 A圖中之先前技藝之結構。—第一介電層5丨6係沉積於 包含内連線512及514之半導體結構51〇上。於此所定義 之"半導體基材’’表示法包含典型積體電路元件,組成,内 連線及半導體材料之結構及裝置。一具有典型厚度範圍由 約50埃至約4000埃之第二介電層518係沉積於第一介電 層516上。第一及第二介電層516及518具有不同之蝕刻 特性。於此所定義之兩材料之"不同蝕刻特性,,表示法包含 這些材料之蝕刻特性,使得材料之一於特定蝕刻化學品 中,具有較另一材料為高之蝕刻速率。一遮罩層520係沉 積於第二介電層518上。 經濟部智慧財產局員工消費合作社印製 如於第5B及5C圖所述,遮罩層520係被開發,以形 成新顆矩形導孔圖案522及524。這些導孔圖案係被作出 圖案,使得導孔圖案之長度係類似於形成於後序遮罩層中 之上層溝渠圖案之寬度,其係被示於第5F圖中。導孔圖 案之長度被使用表示導孔圖案尺寸,其係大致平行於溝渠 圖案之長度。例如,導孔圖案側523(第5C圖)形成導孔圖 案5 22之長度大小。新顆圖案之寬度超出上層溝渠圖案之 寬度,較佳至少〇 〇 2微米,其中於此所用之導孔圖案表承 導孔圖案尺寸,其係大致垂直於溝渠圖案。例如,導孔圖 案525(第5C圖)形成導孔圖案5 22之宽度尺寸丁。第5B 及5C圖示出導孔圖案對齊基材内連線512,同時,導孔 圖案524保未對準基材線514。 導孔圖案522及524被非等向地蝕刻穿過第二介電層 518,於層518中形成導孔圖案526及528,其後,遮罩層 第19育 本紙張尺度適用中國國家標準(CNS)A4規格(2W x 297公釐) A7 46 8243 _________ R7__ 五、發明說明() 520係去除,見帛5D圖。於示於帛5E圖之㈣處理步驟 中’ 一第三介電層5S0係被沉積於第二介電層518及於層 5i8之導孔圖案526及528中。第二及第三介電層518及 530個別地具有不同蝕刻特性。較佳地,第—及第三介電 層516及530具有類似蝕刻特性。於此所定義之雨個或多 數材料之”類似蝕刻特徵,,表示法包含這些材料之蝕刻特 性’使得諸材料係能於一特定蚀刻化學劑中,以類似蝕刻 速率·被蝕刻。一第二遮罩層532係沉積於介電層530上。 所述於第5 A-5E圖中之介電及遮罩層可以藉由任一為熟 習於本技藝者所知之方法加以沉積。 如於第5F圖中所述’遮軍層532係被顯影,以形成 溝渠圖案534及536,其係分別被對齊基材線512及514。 具有寬度P之溝渠圖案提供用於雙層嵌入内連線溝渠之姓 刻遮罩。溝渠圖案5 3 4及5 3 6係被非等向地蚀刻穿過第三 介電層530,其中第二層518係蝕刻阻擋,如於第5g圖 所’以分別形成溝渠5 3 8及5 4 0。此非等向蚀刻步驟同 時去除出現於溝渠圖案内之導孔圖案526及542之這些部 份之第三介電層材料。當導孔圖案對齊相關溝渠時,例如 導孔圖案5 2 6 (第5 G圖)時,導孔圖案係開放於整個溝渠之 寬度。當導孔圖案係未對齊’例如圖案5 2 8時,其可能不 會開放溝渠之整個寬度上之導孔圖案,這係取決於導孔圖 案之寬度及未對齊之程度例示於第5F圖及5G圖之結構 示出導孔圖案528之未對齊造成了減少導孔圖案542之形 成。應注意溝渠圖案5 3 4之寬度P係被量測於接近下層導 第2〇貰 本紙張尺度適用中㈣家標準(CNS)A伐格(210 X 297^釐) - ----------:裝! f靖先閲讀背面之注意事項再填寫本頁:> 訂: 經濟部智慧时 經濟部智慧財產局貝工消費合作社印製 A6 8243 A? ._______B7______ 五、發明說明() 孔圖案5 2 6之位置之一點。 非等向蚀刻係被用以蚀刻導孔圖案貫穿第一介電層 516,形成導孔548及55〇,如於第5Q圖所示。非等向導 孔蝕刻處理叮以是一非等向溝渠蝕刻處理之連續,其中層 5 1 6及5 3 0包含相同材料或這些層具有類似蝕刻特性,假 設第二介電層5 I 8於此處理中係為蝕刻阻擋。用以蝕刻導 孔之蝕刻化學品需要不同於用於蝕刻溝渠之蝕刻化學 品,若第一及第三介電層5 1 6及530具有不同蝕刻特性的 話。 遮罩層532然後被去除,提供示於第5H圖之結構, 其包含延伸穿過層530之溝渠53 8及540,及導孔548及 5 5 0其延伸穿過層5 1 6及5 1 8。溝渠及導孔係同時被填以 一例如金屬之導電材料’創造包含内連續556及558及導 孔插塞5 60及5 62之新穎雙層嵌入結構552及55 4(第51 圖)。過量之導電材料例如藉由使用 CMP(化學機械研磨) 或藉由回蝕,使用為熟習於本技藝者所知之任一方法加以 由層53 0之表面去除。第5H圖及51圖示出新穎矩形導孔 圖案之未對準’造成具有相較於相關溝渠及内連線之寬度 之減少寬度。然而,本發明之由未對準之矩形導孔圖案造 成較傳統正方形導孔圖案為少之導孔寬度減少。本發明利 用新穎導孔圖案之技術,取決於新穎導孔圖案及未對準之 程度,而提供了於蝕刻遮罩間之未對準之完全或部份補 償,藉以形成新穎未對準容許雙層嵌入結構。當矩形圖案 之寬度等於(未示出)或超出(未示出)未對準之範圍時’矩 第21頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) r ----; ^ i JI----^----- (請先閲讀背面之注意事項再填寫本頁) ο A7 ______ —____ Β7 五、發明說明() 形導孔圖案消除了由於未對準所造成之導孔寬度之減 少應压意新穎導孔55〇(第5Η圖)提供完全或部份未對 齊,而不會加寬溝渠540,因為新穎導孔只可以形成於溝 渠圖棄:内=因此,此技術係合適的,即使導孔圖案超出於 相鄭溝渠圖案間之距離之一半,結果,新穎導孔插塞 562(第51圖)提供雙層嵌入結構之完全或部份未對準補 侦,而不會加寬内連線5 5 8 ,藉以防止於相鄰内連線間之 電氣短路。 經濟部智慧財產局員工消費合作社印製 描述於第5Α-5Ι圖之本發明技術之另一實施例係以示 於第6Α及6Β圖製造結構中。於此技術中,溝渠係非等向 地蝕刻穿過第三介電層’類似於第5 Η圖中之技術。隨後 係非等向地蝕刻諸溝渠穿過第二介電層5 1 8,如於第6Β 圖所示,形成溝渠610及612延伸穿過層518及53{^此 結構之導孔6 1 4及6 1 6延伸穿過層5 1 6。本技術係有利地 使用’若一蓋部或i屯化層(未示出)係安置於該結構及第— 介電層之間。若蓋層及層5 1 8具有類似蝕刻特性,則—蓋 層係被利用’用於蝕刻穿過層5 1 8之非等向蝕刻處理也可 以用以同時蝕刻導孔穿過蓋層。溝渠及導孔可以同時被填 充以導電材料,造成示於第6B圖之雙層嵌入結構618及 620 ’具有内連線622及624及導孔插塞626及628。有關 第6Α及6Β圖之本發明技術之優點係類似於第5Α_5Ι圖 者。另外,.於線622及624下沒有出現介電層51 8,相較 於具有此層於内連線下之結構,具有減少之結構電容。播 述於第6Α及6Β圖之介電,蓋層及遮罩層可以藉由熟習於 第22貫 本紙張尺度綱巾國國家標準(CNS)A4規格(21〇 X 297公άΊ 46 8243 A7 B7 五、發明說明() 此技藝者已知之方法加以沉積。 本發明之未對準容許特性係更進一步描述於第7A_ 7C圖中。示於第7A圖之結構包含一基材層710,其具有 内連線712及714,一第一介電層716,一具有新穎矩形 導孔圖案726及728之第二介電層718,一具有溝渠圖案 73 4及736之第三介電層730及遮罩層732。用於製造示 於第7A圖中之材料及處理係類似於示於第5F圖之結構° 溝渠· 734(第7A圖)及新穎導孔圖案726係對齊於内連線 712。溝渠736係未對齊内連線714,同時,新穎導孔圖案 728係對齊内連線。藉由比較,示於第5F圖中之溝渠536 係對齊内連線5 1 4,而相關新穎導孔圖案528係未對齊線 5 1 4。導孔圖案726及728之尺寸係類似於導孔圖案526 及52 8之尺寸,即每一導孔圖案之寬度超出上層溝渠之寬 度至少0.02微米。溝渠738及740(第7B圖)及導孔742 及744係使用類似於第5G及5H圖之技術加以形成。溝渠 及導孔係同時被填充以例如金屬之導電材料,形成新穎雙 層嵌入結構746及748(第7C圖),該結構包含内連線750 及752及導孔插塞754及7S6。利用新穎導孔圖案之發明 技術提供對於新穎導孔圖案寬度未對準及類似於第5A_6B 圖所述之不對齊容許之未對齊範圍之完全或部份補償。 本發明之另一實施例係例示於如第8A-8H圖之1C結 構之結構中.。示於第8A圖中之結構包含具有内連線8 12 及814之基材81〇,第一及第二介電層816及818及第一 遮罩層820。這些層及内連線係類似於第5A圖者。遮罩 第23頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) ♦ I I I I —1 I ---I ! [ 1^ Γ I . 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 46 8243 Α7 五、發明說明() 層820係被顯影,用於正方形導孔圖案822及824(第8A 圖),其係類似於先前技藝圖案,例如有關於第3 B及3 C 圖所述之導孔圖案。如於第8A及8B圖所述’導孔圖案 822係對於下層基材内連線8丨2,而正方形導孔圖案824 係未對齊基材線814。同時於導孔圖案之形成,遮罩層820 係被顯影用於犧牲蝕刻圖案826,828及830 »於此所定義 之表示法11犧牲蝕刻圖案"包含一或多數蝕刻圖案’其係用 以形成一或多數犧牲蝕刻區段於相鄰雙層嵌入内連線間 之蝕刻阻擋層中,如於第8 C - 8 Η圖中所述。犧牲蝕刻圖案 828具有一宽度如於第8Α及8Β圖所示。較佳地,用於本 發明之實施例之新穎技街提供蝕刻遮罩,其中遮罩設計包 含導孔圖案及犧牲蝕刻圖案。這些技術提供於導孔圖案及 犧牲蝕刻圖案間之未對準。 如於第8 C圖所示,導孔圖案及犧牲蚀刻圖案係被轉 移至第二介電層818,形成導孔圖案.832及834,及新賴 犧牲蝕刻區段836, 838及840,隨後蝕刻遮罩層820係被 去除。導導圖案832係對齊下層線812,同時,導孔囷案 834係未對齊下層層8 14。一第三介電層842係沉積於層 8 18之剩餘區段上,見第8D圖。層842之沉積同時填補 導孔圖案832及834及犧牲蝕刻區段836,838及840以 層842材料。一第二遮罩層844係沉積於層842上。溝渠 圖案846及848(第8Ε圖)係形成於遮罩層844中,以提供 用於雙層嵌入内連線溝渠之蝕刻遮罩,其中D為於這些溝 渠圖案間之距離,當量測接近導孔圖案832及834。這些 第24頁 本紙張尺度適用中國國家標準(CNS〉A4規格(21〇 χ 297公釐) (諝先閲讀背面之注$項再填寫本頁) ..--- ! I 訂 *--- 0. A7 d6 _________B7 ______ 五、發明說明() 溝渠圖案疊於相關導孔圖案上及層8 1 8之剩餘區段上。換 句話說,溝渠圖案並未重疊撒牲蚀刻區段。溝渠圖案846 及8 4 8係被用以非等向地蝕刻溝渠5 5 0及5 5 2,並隨後非 等向蝕刻導孔554及556,隨後,遮罩層844係被去除, 見第8F圖。這蝕刻處理係類似於第5G及5H圖之技術。 導孔及溝渠係:同時被填以例如金屬之導電材料,藉以製造 示於第8G圖之雙層廢入結構860及862。這些結構包含 内連線864及866,及導孔插塞868及87〇。描述於第8 A-8H 圖中之介電及遮罩層可以藉由為熟習於本技藝者所知之 方法加以沉積。 如於第8 G及8 Η圖所例示,新穎犧牲蚀刻區段8 3 6 提供間隙於雙層嵌入結構内連線間之蝕刻阻擋層8 1 8中之 間隙’造成於雙層嵌入結構間之減少電容。或者,蝕刻阻 擋層8 1 8可以使用類似於第6 Α及6Β圖中所述之技術加以 由溝渠850及852(第8F圖)去除(未示出)^後者之技術係 適用以形成具有犧牲蝕刻區段於雙層嵌入内連線間蝕刻 阻擋層中,及在諸線下没有蝕刻阻擋層之雙層嵌入結構 (未示出)’造成於本發明之雙層嵌入結構間電容之進一步 減少。 層8 1 8為一用於蝕刻處理之蝕刻阻擋,其係用以形成 溝渠850及852時(第8F圖)。隨後,犧牲蝕刻區段836 ’ 838及840.應被定位’使得溝渠圖案在層818上而不是在 這些摄牲區段上。另一方面,犧牲蝕刻區段應儘可能於相 鄰溝渠圖案間形成最寬間隙,以提供於所得雙層嵌入結構 第25頁 (諳先閲讀背面之注意事項再填寫本頁) 裝--------訂. 經濟部智慧財產局員工消費合作杜印製 d6B243 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明() 間4 %谷 < 取大減低-相對於溝渠圖案之新穎犧牲蝕刻圖 案之適g疋位係進一步為蝕刻遮罩圖案未對準之可能出 現而變彳于複雜。如為熟習於本技藝者所知,於IC結構製 造中經常發生圖案未對準。較佳地,未對準容許技術應藉 由提供一犧牲蝕刻圖案被用以補償這些未對準,於犧牲蝕 刻圖案中,圖案寬度係較小於相關金屬線間之距離。例 如’參考第8A’8B及8E圖,犧牲蝕刻圖案828之寬度W 係較佳小於溝渠圖案8 4 6及8 4 8間之距離d,以提供一未 對準容許犧牲蚀刻圖案。應注意到一犧牲蝕刻區段之寬度 係類似於相關犧牲钱刻圖案之寬度,及於本發明之相鄰雙 層嵌入線間之距離係類似於相關溝渠圖案間之距離。較佳 地,D超出W —量測值,該值係等於超出未對準之範圍。 典型上’ D超出W至少〇.〇2微米。經常使用製造及品保 方法可以例如被用以決定用於任一特定製造處理之這些 未對準之大小及統計頻率。 總結’於第8 A - 8 Η圖所示之本發明實施例係為新穎技 術之例示圖’其中為了降低由蝕刻阻擋層材料出現所造成 之電容,一或多數犧牲姑刻區段係被提供於相鄰雙層嵌入 結構間之蝕刻阻擋層中。本發明技術包含形成一或多數犧 牲蚀刻區段’例如犧牲蝕刻區段828(第8 Α及8Β圖)於一 介電堆疊中。溝渠係形成於介電層上之堆疊中,使得犧牲 蝕刻區段係定位於溝渠之間。一導孔係形成於每一溝渠 下。導孔係與相關溝渠相通,並可以例如與一在下之基材 相通。於兩相鄰溝渠間之距離D,較佳地超出犧牲蝕刻區 第26頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 11 i I J「裝 i ! ί 訂---11 {諝先閲讀背面之注意事項再填寫本頁) Ό. 46 8243 經濟部智慧財產局負工消費合作社印製 A7 B7 五、發明說明() 段之寬度W,以補償於蝕刻遮罩圖案間之可能未對準。較 佳地,D超出W至少0.02微米之量測值Μ。溝渠及導孔 係被同時填充以一例如金屬之導電材料,以形成具有一間 隙於結構間之蝕刻阻擋層中。或者,溝渠可以另外被蝕刻 穿過蚀刻阻標層。 示於第9Α-9Η圖之本發明之實施例組合示於第5B.-7C 圖之新穎矩形導孔圖案與繪於第8Α-8Η圖之新穎犧牲蝕 刻圖案及新穎犧牲蝕刻區段。例示於第9 Α圖之結構包含 一具有基材内連線912及914,一第一介電層916,一第 —介電屠918及一第一遮罩層920之基材910。基材,介 電層及遮罩層係類似於第5A圖所描續的。遮罩層922係 顯影,用以形成類似於第5Β及5C圖之導孔圖案522及 524之新穎矩形導孔圖案922及924。導孔圖案922係對 準線9 1 2,而導孔圖案.924係未對準線9 1 4。同時,第一 遮罩層920係被顯影以形成類似於第8α_8Β圖所述之犧牲 蚀刻圖案926,928及930。 如於第9C圖所示,導孔圖案922及924及犧牲蝕刻 圖案92 6,92 8及930係被經由非等向蝕刻轉移至第二介 層9 1 8 ’该非等向姓刻係類似於用以製造示於第5 D及 8C圖之結構之技術,此蝕刻處理形成導孔圖案932及 934 ’以及’犧牲蝕刻區段936,938及940。隨後,遮罩 層92〇係被去除如於第9C圖所示。一第三介電層942(第 9 D圖)然後被沉積於層9 1 6上,並分別於導孔圖案及犧牲 触刻區段932,934 ’ 936,938及940中。用於雙層嵌入 第27頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公釐) <請先閱讀背面之生意事項再填寫本頁)
裝 if----—訂-- ---I 46 8243 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( 内連線溝渠之溝渠圖案946及948係形成於沉積於層942 上之弟—姓刻遮罩層94·4上》係如於第9E圖所示。溝渠 946係對齊下層基材内連線9丨2,而溝渠948係對齊下層 線9 14。溝渠圖案9 4 6及9 4 8係非等向地蚀刻穿過介電層 942,分別形成溝渠950及952,見第9F圖。第二介電層 91 8之剩餘區段形成一用於溝渠蝕刻處理之蝕刻阻擋。導 孔9 5 4及9 5 6係被非等向地蝕刻,於蝕刻溝渠後,如於第 5G圖所述。如於第9G圖所示,遮罩層944係被去除。導 孔9 5 4及9 5 6及溝渠9 5 0及9 5 2係同時被填充以一例如金 屬之導電材料’形成具有内連線95 8及960及導孔插塞962 及964之雙層嵌入結構954及956(第9H圖)。較佳地,於 溝渠圖案間之距離係超出如於第8A-8H圖之犧牲蝕刻圖 案之寬度,以提供未對準容許犧牲蝕刻區段。 新穎導孔M6(第9G圖)及新穎導孔插塞(第9H圖)提 供類似於有關於新穎導孔550(第5H圖)及導孔插塞(第5夏 圖)有關之未對準容許特性。同時,新穎犧牲蝕刻區段 93 6’ 93 8及940(第9G及9H圖)提供類似於有關於新類 牲蝕刻區段836’838及840(第8G及8H圖)所述之你# 免谷·減 少。所述有關於第9A-9H圖之新穎技術因此組合有關於第 5A-7C圖之新穎矩形導孔囷案之優點與有關於第8α·8η圖 所述之提供犧牲蝕刻區段之優點。述於第9Α-9Η圖之介t 及遮罩層可以藉由為熟習於本技藝者所知之方法如以& 積。 較佳地,本發明之用以形成新穎犧牲蝕刻區辟士 ^ 权疋技衝 第28頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注咅?事項再填寫本頁) — - ----丨訂------- 46 8243 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( 只使用兩蚀刻遮罩。一第刻遮罩係被設計以包含導孔 ®案及儀牲蚀刻圖案,而第二遮罩提供用以蚀刻雙層嵌入 線溝渠之溝类圖案。只承1用兩触刻i^減少了製造成本及 圖案之未對準。本發明之述於第.5Α·9Η圖之技術利用光随 遮罩。然而’可以了解的是假設遮罩材料具有用於银刻 本發明之結構之蝕刻程序之低蝕刻率時,當硬罩或光罩及 硬罩之組合可以等效地操作時,本發明可以被使用。 .雖然,例示於第5Α-9Η圖之本發明之導孔及導孔插塞 已經以與基材内連線相接觸之方式加以說明與例示,但當 導導及導孔插塞與一或多數接觸元件接觸時,本發明也可 以等效地操作。於此所定義之接觸元件包含一導電元件, 其於雙層飲入結構之導孔插塞及例如丨c結構之結構中之 結構之電路元件,内連線或半導體材料間具有一低接觸電 阻》 例示於第5Α-9Η圖中之實施例係適用以使用各種介 t堆盤’假設各材料之蝕刻特性符合於這些實施例中所述 之要點。用於第二介電層之適當堆疊材料例包含例如 PECVD(電漿加強化學氣相沉積)Si〇2及F_Si〇2,及氛化 物’例如CVD(化學氣相沉積)氮化矽及碳化矽,而用於第 一及第三介電層之適當材料包含具有低介電常數之材 料’例如聚合物,例如非晶矽氟化碳為主材料,旋塗式介 電聚合物’例如氟化及非氟化聚(亞芳香基)乙醚(商業上稱 為FLARE1.0及2.0,其係可以由Allied Signal公司購得), 聚(亞芳香基)乙醚(商業上稱PAE2-3,其可以由 第29頁 本紙張尺度ig时國固家標準(CNS)A4規格(210 X 297公爱) Η „ t 裝--------訂----- ./|\' (請先閱讀背面之注意事項再填寫本頁} n I fr t 5 4 6 82 4 3 五、發明說明( 經濟部智慧財產局貝工消費合作社印製 …韻如公司購得),二乙婦硬氧燒笨(dvS-Bcb)或類 似產物及氣凝膠。這些介電材料對於熟習於本技藝者係為 已知的。氧化物’氮化物或碳化物及聚合物具有不:同之 姓刻特性,因為用於聚合物触劍之敍刻化學品,例如氧為 主链刻化學品’係對於Si〇2,氮化物或碳㈣具有高度選 擇性。另-方面,CHFx為主化學品典型用以轴刻^ 化物或碳化物係相對於聚合物具有高度選擇性。 另外,符α上述蝕刻要點之適當介電堆疊包含堆 中,其中第二介電層包含碳化矽或氮化矽,其中第—及 二介電層包含由應用材料公司購得並申請於年七 13曰之美國專利申請案第09/114, 682號案中之黑讚石 氮化矽或碳化砂介電材料及黑鑽石具有不同蝕刻特徵。 本發明之另一實施例係例示於第1 〇Α_丨〇Κ圖中,顯 例如IC結構之製造結構’其適用以形成新賴之雙層嵌 結構。示於第1 0Α圖中之結構利用一第一介電層i 〇 1 2 其係沉積於例如半導體基材1010之基材上。一第二介電 層1014係沉積於層1012上。隨後’一第三介電層1〇1石 係沉積於層1 0 1 4上’其後沉積一硬罩層1 0〗8。一第一光 阻層1020係沉積於硬遮罩層1018上。第一及第三介電層 1 〇 1 2及1 0 1 6具有類似蚀刻特性,而第二及第三介電 1014及1016具有不同蝕刻特性。同時,第—及第二介 層1012及1014具有不同蝕刻特性。第二介電層ι〇14 硬遮罩層1 0 1 8具有類似蝕刻特性《描繪於第丨〇 a圖中 結構的介電,硬遮罩層及光阻層可以藉由任何為熟習於 第30頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 氮 疊 第 月 示 入 層 電 及 之 此 i !-!!'.裝---!| 訂·ί Γ (請先閱讀背面之注意事項再填寫本頁)
n -ί— I ό· a7 ----- B7 五、發明說明() 技藝者所知之方法加以沉積。 如於第1 ΟA圖所示,一新穎矩形導孔圖案1 022係顯 影於抗蝕層1 020中。該架構係類似於第5B及5 C圖所述 之導孔圖案5 22及524之架構,導孔圖案1022之寬度超 出在上溝渠圖案之寬度,較佳超出至少0.02微米。導孔圖 案1022之寬度χ(第Ι0Α圖)係以類似於導孔圖案522之寬 度Τ(第5C圖)加以定義,而溝渠圖案1028之寬度Υ(第10D 圖)係相較於溝渠圖案534之寬度ρ(第5F圖)。換句話說, 導孔圖案1022之寬度Χ(第10Α圖)係大於溝渠圖案1028 之寬度Υ(第1 0D圖),而導孔圖案之長度係類似於溝渠圖 案之寬度。導孔圖案1 022係經由非等向蝕刻,於層1 〇 1 8 中形成導孔圖案1 024 ’加以轉移至硬遮罩層1 〇 1 8,隨後, 第一抗蝕層 1020被刺離,見第10Β圖。一第二光阻層 1026(第10C圖)係沉積於硬遮罩層1018上及於導孔圖案 1024内。第二抗蝕層1026係顯影作為一溝渠圖案i〇28(第 10D及10E圖),用以製造一雙層嵌入線溝渠。此處理同 時造成由導孔1024在溝渠圖案1028下之部份之光阻1()26 被去除,藉以形成導孔圖案1〇3〇(第iod圖)。導孔圖案 1 〇 3 0係經由廣101 6而非等向性蚀刻,見第1 〇 f圖,其中 第二介電層1014係為一蚀刻阻擋。再者,溝渠圖案1028 係被非等向蝕刻經硬遮罩層1 8 ’同時,非等向蚀刻導孔 圖案1030經由第二介電層1014,見第1〇(3圖所示。 溝渠圖案1 0 2 8及導孔圖案1 0 3 0係同時非等向蝕刻,經 過介電層1016及1012(第10H圖)’分別形成溝渠1〇32及 第31頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝------- - - 訂------f—^1 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 么6 8 2厶3 A7 B7 五、發明說明() 導孔1034。溝渠1032延伸穿過層1016,而導孔1〇34延 仲穿過層1012及1014至基材1〇1〇。再者’抗蝕層1026 係被剝離,見第101圖。隨後硬遮軍層1 0 1 8被去除(第1 〇J 圖)。如於第10K圖所示,溝渠1 〇32及導孔1 034係同時 被填以例如金屬之導電材料,形成包含内連線1 03 8及導 孔插塞1040之雙層嵌入結構1036。例示於第1〇Α·1〇Κ圖 之本發明實施例之新穎技術提供新穎矩形導孔圖案’其部 份補償或完全補償於導孔圖案及溝渠圖案間之未對準’而 不必加宽線溝渠及内連線,因為導孔可以只形成在溝渠圖 案中。因此,這技術是適用的,即使導孔圖案寬度延伸於 相鄭溝渠圖案間之距離之一半。隨後,本發明之導孔圖案 造成導孔插塞,其並未造成於雙層嵌入結構之接近空間内 連線電氣短路。同時,這些導孔圖案可以被製造成使得導 孔圖案之長度並未超出相關嵌入溝渠圖案之寬度,因此, 造成導孔插塞具有不超出相關内連線之寬度之剖面長度 尺寸,藉以加大可以製造於相關内連線上之導孔插塞之數 量。 各種介電堆疊可以用於例示於第10Α-10Κ圖中之實 施例,假設材料之蝕刻特性符合有關於這些實施例所述之 要點。用於第二介電層及硬遮罩層之適當介電堆疊材料例 如包含例如PECVD Si02及F-Si〇2之氧化物,及碳化矽, 而用於第一及第三介電層之適當介電材料包含具有低介 電常數之材料,例如聚合物,例如非晶矽氟化碳為主材 料,旋塗介電聚合物,例如氟化及非氟化聚(亞芳香基)乙 第32頁 本紙張尺度適用尹國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝--I---- 訂·!----F t VT . A7
d6 82 A3 五、發明說明() 趣(商業上稱為FLARE1.〇及2.0,其係可由A丨Hed SignaI 公司購得)’聚亞芳香)乙醚(商業上稱為pAE2_3,其係可 以由Schumacher公司購得),二乙埽矽氧烷苯環丁燒 (DVS-BCB),或類似產品及氣凝膠。這些介電材料係為熟 習於本技藝者所知。氧化物,氮化物或碳化物及聚合物具 有不同蝕刻特性,因為用於聚合物蝕刻之化學物,例如氧 為主蚀刻化學物’係相對於Si〇2氮化物或碳化物具有高 度選'擇性。另一方面,CHFx為主化學物典型用以触刻以〇2 氮化物或碳化物係相對於聚合物具有高度選擇性。適當介 電堆#同時包含堆其中第二介電層及硬遮罩層包^氮 化梦或碳化梦’而第-及第三介電看包含黑鑽石__示於第 ι〇Α-1〇κ圖中之用於結構之另一適當介電堆疊之例子包含 第二介電層及遮罩層材料,其包含例如CVD(化學氣相S 積)氮化矽之氮化物或碳切,@用於第一及第三介心 712及716之介電材料包含例如PECvd Si〇2及F-Si〇2之 氧化物。 例示於第5A-7C圖及9A-10K圖之本發明之實施例已 經藉由矩形導孔圖案加以描述。T以了解的是,本發明同 時也可以操作於當導孔形狀’例如為橢圓或蛋形,假設這 些形成於其最寬點係超出相關嵌入線溝渠之寬产即可士 為熟習於本技藝者所知,一矩形蝕刻圓案可以造成具有圓P 形角落之蝕刻導孔而近似一橢圓或蛋形於其底部。 本發明t另-實施例(未示出)包含沉積一概#於示於 第5H,6A’ 7B’ 8F,9G及⑻之Ic結構之導孔圖案及 第33頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公;g ) (請先閱讀背面之注意事項再填寫本頁〕 裝 -----訂-------ΡΙ^Γν' 經濟部智慧財產局員工消費合作社印製 468243 A7 B7 五、發明說明() 溝渠中。加槪塾導孔及溝渠係然後被填充以一導電材料, 以形成本發明之·雙層振入結構。適當之襯墊材料包含黏著 促進劍及擴散阻障材料。例如’包含本發明之嵌入結構之 用於銅或銅合金之適當襯墊材料包含CVD或PVD(物理氣 相沉積)TiN,WN ’ Ta及TaN。包含嵌入結構之用於鋁, 銘合金’嫣或嫣合金之適當觀塾材料例包含PVD Ti/TiN。 用於本發明之半導體基材之適當半導體材料包含 矽,鍺,矽/鍺合金’坤化鎵及銦/鎵/神化物/鱗化物。典 型地,本發明之雙層嵌入結構接觸半導體基材之金屬化 線。用於填充本發明之嵌入溝渠及導孔之導電材料包含例 如鋼,銀,鋁’鎢,其合金之金屬或這些金屬之混合有或 没有合金。雖然,本發明之實施例係使用内連線及金屬嵌 入結構加以說明及例示,但本發明於這些所使用以外之導 電材料也可以等效地操作。適當導電材料包含金屬及非金 屬超導體,即於其超導體轉換溫度或溫度下,具有零直流 電阻材料,例如金屬鎳/鍺及非金屬釔/阻障/氧化鋼。用於 同時填充嵌入溝渠及導孔之適當技術包含CVD,PVD ’電 鍍及無電電鍍。這些技術對於熟習於此技藝者係為已知 的。用於本發明之實施例中之各種蚀刻技術及钱刻化學品 包含為熟習於本技藝者所知之技術及化學品β同時’可以 了解的是’於後績製造步驟中,沉積任一層前,必須清洗 或備製結構之表面,使用為熟習於本技藝者所知之表面備 製方法及材料。可以知道,用以去除抗蝕層之方法包含傳 統乾及濕方法。 第34頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ftf先閲讀背面之注意事項再填寫本頁) '.袭---i — ltr---I--If· 經濟部智慧財產局員工消費合作社印製 ^ 6 32 a? _ B7 五、發明說明() 本發明之贯施例係使用含一或兩雙層攸入結構之I c 結構加以例示。可以了解的是’本發明之技術係可以等效 地作動於製造含多數雙層嵌入結構之1c結構至所有1c結 構之製程中。 本發明之新穎雙層嵌入’製造技術需要一連_之處理 步驟。每一崴理步驟可以執行於一製造站中。所有或部份 製造站可以為一新穎之包含一示於第11圖中之控制器 11 00之設備加以整合。控制器1 1 00係適用以控制若干用 以例如於第5A_7C圖所述之1C結構之製造結構形成之製 造站。如於第1 1圖所示,一用以製造1C結構之新穎製造 系統11 1 0包含控制器11 00及多數製造站:1 1 20,1 1 22, 1124,1126,1128,1Π0 及 1132。另外,系統 1110 具有 操作鏈結 1221,1223,1225,1227,1229,1231 及 1233, 其分別提供於控制器1100及製造站1120,1122,1124, 1 126,11 28,1 1 30及Π 32連接。新穎設備包含一資料結 構’例如電腦程式,其使得控制器1 1 00控制用以每—製 造站之處理步驟,或者,調整製造站被使用之順序,以形 成新穎結構》 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之生意事項再填寫本頁) 適當控制器例子包含傳統電腦及電腦系统,其包含— 或多數電腦,其係可作動以連接至其他電腦或一電腦網路 或資料處理裝置。適當電腦包含一般被稱為個人電腦之電 腦。為控制器11 00所使用之資料結構可以儲存於可拆卸 電予資料儲存媒體1 140(第Π圖)上,例如電腦軟碟,可 拆卸電腦硬磲,磁帶及光碟’以使得相同資料結構可以於 第35頁 本紙張尺度適用中國國家標準(CNS)A4規格(21G x 297公笼) d6 8243 A7 B7 五、發明說明() 不同製造地點中容易使用。或者,資料結構可以儲存於包 含位於一位置上之媒體之非可去除式電子資料儲存媒 體’其係遠離控制器1100 ’使用為熟習於本技藝者所知之 資料儲存裝置。該資料結構可以由遠端位置相通至控制器 11 0 0 ’使用為熟習於本技藝者所知之通訊技術,包含硬線 連接,無線連接及使用一或多數數據機之資料通訊方法或 被稱為伺服器之一或多數電腦。資料儲存媒體可以可作動 地連·接至控制器,使用為熟習於本技藝者所知之方法及装 置元件。用於製造系統1 1 I 0之適當製造系統例包含请於 表A中之站。
表A 站 處理步驟 1 120 沉積一第一介電層於一基材上 _ 1122 沉積一第二介電層於第一介電層上 1124 沉積具有導孔圖案之第一遮軍層於第二介電層上 1 126 非等向蝕刻導孔圖案經第二介電層 _ 1128 去除第一遮罩層 1130 沉積一第三介電層於第二介電層上 一 1132 沉積具有溝渠圖案在導孔圖案上之第二蚀刻遮於 第二介電層上 其他製造站可以加入製造系統1 11 0中。示於表A中 之處理步驟之順序係系統1 1 1 0之例子。然而’本發明係 第36頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項#填寫本頁)
裝!—訂--I I I I I t I 經濟部智慧財產局員工消費合作社印製 A7 B7 46 8243 五、發明說明( 可以等效地應用至諸系統中,諸系統中一例如控制器Η 〇〇 之控制系統使得順序可以被改變,例如若測试結果顯示處 理步驟應部份或完全重覆時,則重覆先前所執行之處理步 鄉。或者,由一例如控制器1 1 00之控制器所控制之處理 順序可以包含例如表面備製之處理步驟,其巧以於示於第 11圖及表Α之製造站之後加以執行。可以知道一或多數 製造站可以定位於一離開其他製造站之位置,於該位置 中,另一控制器或一控制器網路可以用以控制遠端之製造 站。如於第1 1圖所示,控制器U 〇 〇係適用以被經由操作 鏈路被連接至每一製造站。每一鏈路提供一雙向連接致能 控制器1 1 0 0 ’用以由例如由其特定操作參數之資料結構傳 送命令’並由製造站接收例如測試資料之資訊。該特操作 键結可以呈硬硬接線或無線接線之形式。 第12圖描繪本發明之另一實施例。提供本發明控制 器1 200之新穎設備係適用以控制製造站,諸製造站係用 以形成例如描述於第8 A-8H圖中所述之1C結構之製造結 構中。製造站 1220,1222,1224,1226,1228’ 及 1230 係分別經由操作鏈路1221,1223,1225,1227,1229及 1 23 1連接至控制器1 200。新穎設備包含一資料結構,其 使得控制器以控制於每一製造站之處理步騾。一用以製造 示於第8 A-8H圖中之結構之新穎製造系統1 2 1 0包含控制 器1 200,資料結構,上述製造站及操作鏈路。該資料結構 可以提供於一可去除電子儲存媒體1 240上。控制器,資 料結構,操作鏈路及可去除儲存媒體係類似於第U圖中 第37頁 本紙張尺度適用尹國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 哀------訂---— ik·線, 經濟部智慧財產扃員工消費合作社印製 A7 發明說明( 所述者。用於製造系統1210之適當製造站之例子包含示 於表B中之站。 表B 站 處 理 步 驟 1220 形 成 包 含 蝕 刻 阻 擋 層 之 介 堆 疊 1222 於 蝕 刻 阻 擋 層 中 形 成 犧 牲 蚀 刻 區段 1224 形 成 第 一 溝 渠 於 蝕 刻 阻 擋 潛 上 1226 形 成 一 第 二 溝 渠 於 蚀 刻 阻 擋 層 上 1228 形 成 第 導 孔 於 第 ——1 溝 渠 下 1230 形 成 一 第 二 導 孔 於 第 二 溝 渠 下 第13圖描續·本發明之另一實施例。包含本發明之控 制器1 300之新穎設備係適用以控制製造站,其係利用於 第10A-10K圖中所述之1C結構之製造結構中。製造站 1320 , 1322 , 1324 , 1326 , 1328 , 1330 , 1332 及 1334 係 分別經由操作鏈路 1321,1323,1325 ’ 1327,1329,1331, (琦先閱讀背面之注意事項再填寫本頁) 衷--------訂-------- 經濟部智慧財產局員工消費合作社印製 I度 一尺 一張 紙 1 33 3及1 33 5連接至控制器1 300。新穎設備包含一資料結 構1該結構使得控制器控制每一製造站之處理步騾。用以 製造示於第1 0A-1 0K圖之新穎製造系統1 3 1 〇包含控制器 1 3 00,資料結構,上述製造站及操作鏈結。資料結構可以 被提供於一可去除電子儲存媒體1340上。控制器,資料 結構,操作鏈路及可去除儲存媒體係類似於第1 1圖所述。 用於製造系統1 3 1 0之適當製造站例子包含示於表C之 第38貰 適用中國國家標準(CNS>A4規格(210 X 297公笼) d6 B243 A7 B7 五、發明說明( 站。 表c 站 處理步驟 1320 沉 積 第 一 介 電 層 於 基材上 1322 沉 積 第 二 介 層 於 第一介電層上 1324 沉 積 一 第 三 介 電 層 於第二介電層上 1326 沉 積 一 硬 遮 罩 層 於 第三介電層上 1328 沉 積 一 具 有 導 孔 圖 案之第一光阻於硬谪罜卜 1330 非 等 向 触 刻 導 孔 圖 — 案,經過硬遮罩屑 1332 去 除 第 一 光 阻 層 1334 沉 積 具 有 一 溝 渠 圖 案在導孔圖案上之 第二光阻 於 硬 遮 罩 層 上 本發 明 已 經 以 較 佳 實 施 例之方式加以說明。 熟習於此 技藝者將知道,有可能由各種機構建構本發明之元件,及 以各種方式修改元件替換。雖然本發明之實施例已經詳細 描述並示於附圖中,但明顯地,本發明之範圍係由以下夕 - (請先閱讀背面之注意事項再填寫本頁) *裳·!----—訂---------錄 經濟部智慧財產局員工消費合作社印製 義 定 以 加 圍 範 利 請 第39頁 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. A8 B8 C8 D8 46 8243 六、申請專利範圍 1. 一種於一基材上形成一結構之方法’該方法至少包含步 驟: (請先閱讀背面之注意事項再填寫本頁) a) 沉積一第一介電層於基材上; b) 沉積一第二介電層於第一介電層上,其中上述之 第一及第二介電層包含具有不同蝕刻特性之材料; c) 沉積一第一遮罩層於第二介電層上,其中上述之 第一遮軍層包含具有預定寬度T之導孔圖案; d) 非等向蝕刻第一導孔圖案經過第二介電層; e) 去除第一蚀刻遮罩; f) 沉積一第三介電層於第二介電層,其中上述之第二 及第三介電層包含具有不同蝕刻特性之材料;及 g) 沉積一第二遮罩層於第三介電層上,其中上述之 第二遮罩層包含一溝渠圖案在第一導孔圖案並具有預 定寬度P,使得T超出P —預定量測值Μ ’藉以第一導 孔圖案及溝渠圖案係適用以製造一雙層嵌入結構。 2. 如申請專利範圍第1項所述之方法,更包含步驟: 經濟部智慧財產局員工消費合作社印製 a) 非等向地蝕刻溝渠圖案經過第三介電層,藉以形 成一溝渠及第二導孔圖案;及 b) 非等向地蝕刻第二導孔圖案經過第一介電層,藉 以形成延伸至基材之導孔。 3. 如申請專利範圍第2項所述之方法,其中一蓋層係插於 基材及第一介電層之間。 第40頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ^68243 g D8 申請專利範圍 4.如申請專利範圍第3項所述之方法,更包含: a) 非等向蚀刻溝渠經過第二介電層;及 b) 同時非等向蝕刻導孔經過蓋層a 及 5_如申請專利範圍第1項所述之方法,其中上述之第 第三介電層包含具有類似融刻特性之材料。 6.如申請專利範圍第1項所述之方法,其中上述之M為至 少0.02微米9 7 ·如申請專利範圍第I項所述之方法,其中上述之第_及 第三介電層包含一或多數介電材料,其係由包含非晶氣 化碳’有機旋塗材料’旋塗玻璃’氣凝膠,聚(亞芳香 基)乙謎’敗化聚(亞芳香基)乙趟’及二乙歸秒氧燒笨。 介 碳化 8.如申請專利範圍第7項所述之方法,其中上述之第_ 電層包含一或多數介電材料’其係由包含氧化秒, 矽及碳化矽 經濟部智慧財產局員工消費合作社印製 I.如申請專利範圍第1項所述之方法,其中上述之 第一遮罩層,其包含沉積一由光阻遮罩層,硬遮革 光阻遮罩層及硬遮罩層組合之群組中選出。 1 0.如申請專利範圍第1項所述之方法,其中上述之 第41贯 iJC積〜 層及 第 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) A8 B8 C8 D8 82^3 六、申請專利範圍 第三介電層包含黑鑽石(Black DUmondTM)。 1 1.如申請專利範圍第2項所述之方法,另包含步驟有:同 時以導電材料填充溝渠及導孔,藉以形成一雙層嵌入結 構。 1 2 如申請專利範圍第11項所述之方法,其中上述之導電 材料包含一或多數由包含金屬,合金,金屬超導體及非 金屬超導體之群組所選出之材料。 1 3 .—種於基材上形成一結構之方法,至少包含步驟: a) 形成一包含蝕刻阻擋層之介電堆疊; b) 形成一犧牲蝕刻區段於蝕刻阻擋層中; c) 形成一第一溝渠於蝕刻阻擋層中; d) 形成一第二溝渠於蚀刻阻擋層上,使得犧牲蝕刻 區段係定於第一及第二溝渠之間, e) 形成一第一導孔於第一溝渠下’使得第一導孔與 第一溝渠相通; f) 形成一第二導孔於第二溝渠下,使得第二導孔與第 二溝渠相通,其中:(1)第一溝渠及第一導孔’及(2)第 二溝渠及第二導孔係適用以分別形成第一雙廣嵌入結 構及第二雙層嵌入結構。 i 4 .如申請專利範圍第13項所述之方法,更包含步驟: 第42貫 本紙張瓦度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) --^--------訂 - --- 線. 經濟邨智慧財產局員工消費合作社印製 d6 B243 τ、申請專利範圍 a) 形成第一溝渠距離第二溝渠一預定距離D;及 (請先閱請背面之注意事項再填寫本頁) b) 形成犧牲蝕刻區段於一預定寬度W’使得D超出 W —量測值N。 1 5 .如申請專利範圍第1 4項所述之方法,其中N為至少 0.02微米。 1 6.如申請專利範圍第1 3項所述之方法,其中上述之蝕刻 阻擋層包含一或多數介電材料,其係由包含氧化矽’氮 化矽及碳化砍之群組中選出。 1 7 .如申請專利範圍第1 3項所述之方法,更包含同時填充 第一及第二溝渠,及第一及第二導孔以一導電材料,藉 以形成第一及第二雙層嵌入結構。 1 8 .如申請專利範圍第1 7項所述之方法’其中上述之導電 材料包含一或多數材料,其係由包含金屬’合金,金屬 超導體及非金屬超導體之群組中選出。 經濟部智慧財產局員工消費合作杜印制^ 19, 一種用以於基材上形成一結構之方法,至少包含步驟: a) 沉積一第一介電層於該基材上; b) 沉積一第二介電層於第一介電層上,其中第一及 第二介電層包含具有不同蝕刻特性之材料; c) 沉積一第一遮罩層於第二介電層上,其中第一遮 第43貝· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A8 B8 C8 D8 、申請專利範圍 (請先閱讀背面之注意事項再填窝本頁) 罩包含:(1) 一第一導孔圖案,其有預定寬度τ’(2) 一 第二導孔圖案,及(3) —犧牲蝕刻圖案定位於第一及第二 導孔圖案之間,使得犧牲蝕刻圖案具有預定寬度W ; d) 非等向蝕刻第一及第二導孔圖案,經過第二介電 層,並藉由同時非等向蚀刻犧牲触刻圖案經第二介電 層,而形成一犧牲蚀刻區段; e) 去除第一遮罩層; f) 沉積一第三介電層於第二介電層,其中第一及第三 介電層包含具有不同蝕刻特性之材料;及 g) 沉積一第二遮罩層於第三介電層上,其中第二遮 罩層包含:(υ —第一溝渠圖案,在第一導孔圖案及第三 介電層上,並具有預定寬度Ρ,及(2)—第二溝渠圖案於 第二導孔圖案及第三介電層上,並具有一預定距離D於 第一及第二溝渠圖案之間,其中D超出W —量測值Ν, 其中:(1)第一導孔圖案及第一溝渠圖案係適用以形成一 第一雙層嵌入結構及(2)第二導孔圖案及第二溝渠圖案 係適用以形成一第二雙層嵌入結構。 經濟部智慧財產局員工消費合作社印製 20.如申請專利範圍第1 9項所述之方法,更包含: a) 非等向地蝕刻第一及第二溝渠圖案經由第三介電 層,藉以形成一第一溝渠及第二溝渠,另外形成一第三 及第四導孔圖案;及 b) 非等向蝕刻第三及第四導孔圖案經由第一介電 層,藉以形成第一導孔及第二導孔。 ' 第44頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46 8243 A8 88 C8 D8 、申清專利範圍 申41專利圍第20項所述之方法’其中一蓋層係安 置於基材及第一介電層之間。 22.如申請專利範圍第21項所述之方法,更包含: a) 非等向蝕刻第一及第二溝渠經過第二介電層;及 b) 同時非等向蝕刻第一及第二導孔,經由該蓋層。 23·如申請專利範圍第19項所述之方法’其中上述之第一 及第三介電層包含具有相同蝕刻特性之材料。 24·如申請專利範圍第1 9項所述之方法,其中上述之N為 至少0.02微米。 25 .如申請專利範圍第1 9項所述之方法,其中上述之第— .及第三介電層包含一或多數由包含非晶氟化碳,有機旋 塗材料,旋塗玻琉璃,氣凝膠,聚(亞芳香基)乙醚t氟 化聚(亞芳香基)乙醚,及二乙烯矽氧烷苯環丁烷之群組 中選出之材料。 2 6 如申請專利範圍第2 5項所述之方法,其中上述之第二 介電層包含一或多數由包含氧化矽,氮化矽及碳化矽群 组所選出之介電材料》 2 7 _如申請專利範圍第1 9項所述之方法,其中上述之第_ 第45頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公龙) (請先閲讀背®之生急事項再填寫本頁) -------訂---I ----- 線. 經濟部智慧財產局員工消費合作社印製 d 6 8243 A8 BS C8 D8 申請專利範圍 及第三介電層包含黑鑽石。 2 8 .如申請專利範圍第1 9項所述之方法’其中上述之沉積 一第一遮罩層包含沉積一遮罩層,其係由包含光阻遮軍 層,硬遮軍層及光阻遮罩層及硬遮罩層組合之群組中選 出。 2 9.如申請專利範園第2 0項所述之方法’更包含同時以一 導電材料填充:(1)第一溝渠及第一導孔,及(2)第二溝 渠及第二導孔,藉以形成第一及第二雙層嵌入結構° 3 0.如申請專利範圍第29項所述之方法’其中上述之導電 材料包含一或多數材料,其係由包含金屬,合金,金屬 超導體,及非金屬超導體之群組中選出。 3 1,如申請專利範圍第1 9項所述之方法’其中T超出P — 預定量測值Μ。 3 2.如申請專利範圍第3 1項所述之方法,其中Μ為0.0 2 微米。 3 3 . —種用以於基材上形成一結構之方法’至少包含步驟: a) 沉積一第一介電層於基材上, b) 沉積一第二介電層於第一介電層上’其中第一及 第46頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) {請先閲讀背面之注意事項再填寫本頁) 太------ 訂---------線,. 經濟部智慧財產局員工消費合作社印制Λ A8 B8 C8 D8 6 82 4-3 、申請專利範圍 第二介電層包含具有不同蝕刻特性之材料; C)沉積一第三介電層於第二介電層上,其中第二及 第三介電層包含具有不同蝕刻特性之材料,及其中第一 及第三介電層包含具有類似蝕刻特性之材料; d) 沉積一硬遮罩層於第三介電層上,其中第二介電 層及硬遮罩層包含具有類似蝕刻特性之材料; e) 沉積一包含具有一預定寬度X之第一導孔圖案之 第一光阻層於硬遮罩層上; f) 非等向蝕刻第一導孔圖案經由硬遮罩層; g) 由硬遮罩層上去除第一光阻層;及 h) 沉積一第二光阻層,其包含溝渠圖案,具有預定 寬度Y,使得X超出Y預定量測值Z,並使導孔圖案在 硬遮罩層上並形成一第二導孔圖案,藉以溝渠圖案及第 二導孔圖案係適用以形成一雙層嵌入結構。 34.如申請專利範圍第33項所述之方法,更包含步驟: a) 非等向蝕刻第二導孔圖案經過第三介電層: b) 非等向蝕刻溝渠圖案經由硬遮軍層及同時非等向 蝕刻第二導孔圖案,經由第二介電層;及 c) 非等向蝕刻溝渠圖案經由第三介電層,藉以形成 一溝渠及同時蝕刻第二導孔圖案,經由第一介電層,藉 以形成一導孔。 3 5 .如申請專利範圍第3 3項所述之方法,其中上述之Z至 第47頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之生意事項再填窝本頁) -------- 訂--------- 線 經濟部智慧財產局員工消費合作社印製 4Β8243
    A8B8C8D8 六、申請專利範圍 少0.02微米。 36.如申請專利範圍第33項所述之方法,其中上述之第一 及第三介電層包含一或多數由包含非晶氟化碳,有機旋 塗材料’旋塗破魂璃,氣凝勝’聚(亞芳香基)乙魏,氟 化聚(亞芳香基)乙醚,及二乙缔矽氧烷苯環丁烷之群組 中選出之材料。 37_如申請專利範園第36項所述之方法,其中上述之第二 介電層包含一或多數由包含氧化矽’氮化矽及碳化發群 組所選出之介電材料 3 8.如申請專利範圍第33項所述之方法,其中上述之第一 及第三介電層包含黑雜石。 39.如_請專利範圍第34項所述之方法,更包含同時以一 導電材料填充溝渠及導孔,藉以形成〜雙層嵌入鲈構。 經濟部智慧財產局員工消費合作社印製 40. 如申請專利範圍第3 9項所述之方法,其中上k之導電 材料包含一或多數材料,其係由包含金屬,合金,金展 超導體,及非金屬超導體之群組中選出。 41. 一種積體電路結構*至少包含: a)—介電堆叠’包含多數介電層’諸介電層具有一 笫43頁 本紙張尺度適用+國國家標準(CNS)A4規格(210 X 297公釐) 46 B243 六、申請專利範圍 蝕刻阻擋層; b) 於堆疊中第一區域,定義一第一溝渠定位於蝕刻 阻擋層上; c) 於堆疊中第二區域,定義一位於蚀到阴擔層上之 第二溝渠; d) —第三區域於堆疊中,接觸第一溝渠炎足義一第 —導孔於第一溝渠下; e) —第四區域於堆疊中’接觸第二溝粢及定義一第 二導孔於第二溝渠下;及 - f) 一犧牲姓刻區段,於定位於第—及帛二薄本間疋蚀 刻阻擋層中,其中:(1)第一溝渠及第一導扎’及(2)第 二溝渠及第二導孔係適用以形成第一雙層嵌入構及 第二雙層嵌入結構。 42.—種用以控制於基材上形成製造結構之設備’至少包 含: a)至少一控制器,適用以與多數製造站互動’諸製 造站包含:(1) 一第一製造站’用以形成包含姑刻阻擔層 之介電堆疊:(2)—第二製造站,用以形成一犧牲蝕刻區 段於蝕刻阻擋層中,(3)—第三製造站,用以形成一第一 溝渠於蝕刻阻擋層中,(4) 一第四製造站,用以形成一第 二溝渠於蝕刻阻擋層中,(5) 一第五製造站,用以形成一 第一導孔於第一溝渠下,及(6)—第六製造站’用以形成 一第二導孔於第二溝渠下,及 第49頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) -I .ui- * I I I--— f 訂.—--- ---* 線 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 4 6 824-3 申請專利範圍 b) 一資料結構,使得控制器控制製造結構之形成 (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 經濟部智慧財產局員工消費合作社印製 第50頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6727169B1 (en) * 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US7115531B2 (en) 2000-08-21 2006-10-03 Dow Global Technologies Inc. Organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices
US6812134B1 (en) * 2001-06-28 2004-11-02 Lsi Logic Corporation Dual layer barrier film techniques to prevent resist poisoning
US6620635B2 (en) * 2002-02-20 2003-09-16 International Business Machines Corporation Damascene resistor and method for measuring the width of same
US7119010B2 (en) * 2002-04-23 2006-10-10 Chartered Semiconductor Manfacturing Ltd. Integrated circuit with self-aligned line and via and manufacturing method therefor
US7404167B2 (en) * 2005-02-23 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving design window
US7781154B2 (en) * 2006-03-28 2010-08-24 Applied Materials, Inc. Method of forming damascene structure
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
KR100898222B1 (ko) * 2007-08-30 2009-05-18 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN102420124B (zh) * 2011-05-26 2014-04-02 上海华力微电子有限公司 一种介质层刻蚀方法
KR20130051614A (ko) * 2011-11-10 2013-05-21 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
US9685404B2 (en) 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse
WO2013180780A2 (en) * 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
KR101883294B1 (ko) * 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9964587B2 (en) * 2016-05-11 2018-05-08 United Microelectronics Corp. Semiconductor structure and testing method using the same
JP7223711B2 (ja) * 2017-02-01 2023-02-16 ディー-ウェイブ システムズ インコーポレイテッド 超伝導集積回路の製造のためのシステム及び方法
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
WO2020168097A1 (en) 2019-02-15 2020-08-20 D-Wave Systems Inc. Kinetic inductance for couplers and compact qubits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3874638T2 (de) * 1987-07-16 1993-03-18 Texas Instruments Inc Behandlungsapparat und -verfahren.
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5759911A (en) * 1995-08-22 1998-06-02 International Business Machines Corporation Self-aligned metallurgy
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US6114250A (en) * 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
US6255735B1 (en) * 1999-01-05 2001-07-03 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers

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