TW463302B - Interconnection processing method of dual damascene dielectric layer - Google Patents
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463302 A7 B7 經 濟 部 智 慧 財 產 局 消 費 合 ΐ 社 印 t 五、發明說明( 發明領域; 本發明揭露一種有關於半導體元件製程,特别是有 關於—種以雙罩幕之雙鑲嵌製程以防止有機之低介^常 數的介電層受含氧電漿而損傷之製程。 發明背景: 積體電路之製程除了使得晶片内元件的體積小,以 達到高密度及降低單位成本之目的之外,元件之最後的 f生k更是關鍵,而除了電晶體元件本身之設計外,最後 之内連接金屬導線乃至内連線間介電層都是重要影響元 件速度表現的重要因素,這是因導線之阻値R,與上層 導線和下層導線及相鄰導線之間會有電容c存在,一如 熟悉相關技術之人士所共知,此R C値愈低代表較低之 時間延遲,因此目前内連線已有使用銅製程代替鋁製程 的報告,例如IBM在1997年的宣告,已證實銅製程時 代的到來。另外,將内連線間介電層改用低介電常數之 介電層以使寄生電容降低,以提高速度。勿庸置疑,已 成目前半導體業共同追求的目前β 有機旋塗式玻璃(spin on g丨ass; SOG)是已知具有低 介電常數之村料,其具有良好之間隙塡補能力。此外, 某些經固化(curing)之SOG更是具有低的介電常數k’ 例如2.5至3.6,而Si〇2則k是3.9至4.5之間。然而 有機SOG對水氣敏感,益且當曝露於含氣的電漿争也會 t紙張適用中國國5標準(CNS)A4規格(210 : ------_1*-------裝--------訂, ίί#先閱讀背面之注意事項再填寫本I) 經濟部智慧財產局員工消費合作社印製 4 633 02 A7 __—---^-__B7五、發明說明() 變得不穩定。遭到含氧電漿損傷之S〇G之吸水性可以高 達固化後之S〇G的好幾個數量級。 而這些問題在做金屬内連接線之雙鑲嵌製程便會遭 遇到’因此在此將先介紹習知自對準雙鑲嵌技術,描緣 如下: 首先’請參考圖一所示之示意圖,在具有導線6基 板5之上依序形成約5〇至i〇〇nrn厚的氧化矽層1〇,厚 約1μΓΠ或以下的介電層15、以及一厚約l〇〇nm蝕刻终 止層20。當介電層15是一氧化矽層時,氮化矽層則常 做爲触刻終止層。接著以一光阻圖案(未圖示)形成於氮 化矽層20上,用以定義至少含一介層洞之位置。隨即施 以蝕刻步驟以形成介層洞開〇 25在氮化矽層20之中。 請參考圖二所示的示意圖,在以I氧之電漿去除光 阻圖案(未圖示)後。接著再形成和介電層15同材質之介 電層30’接著’再形成—光阻圖案35於介電層3〇上, 光阻圖案35上有定義做爲雙重鑲嵌之溝渠圖案40a,與 其下之所欲連接的介層洞開〇 2 5相連接,並有金屬溝渠 囷案40。 請參考圏三所示的示意圖,一非等向性蝕刻接著實 施’形成溝渠在介電層30之中,並且形成介層洞在介電 層15和氧化Έ夕廣10之中。在蚀刻過程中,蚀刻終止層 20不僅做爲形成介層洞26之蝕刻自動對準罩幕同時也 是形成溝渠之蝕刻終止層。 因此,在傳統之金屬鑲嵌製程中,如果介電屠15、 3 -----ill·—.-----裝--------訂. (請先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 6 33 02 A7
五、發明說明() --- ! ί -------- - I . <請先閱讀背面之注意事項再填寫本頁) 〇疋以旋塗式法形成會存有吸水性的問題。特别是有機 低介電常數之SOG對水氣非常敏感並且當曝露於含氧電 漿中會遭到含氧電漿損傷,造成有機s〇G薄膜在後續沉 積金屬薄膜時會放出水汽,影響元件之可靠度。 因此,在傳統之金屬鑲嵌製程中,如果要使用有機 S〇G薄膜做爲介電層材料,而不致於發生前述問題,那 麼訧需要某種程度之調整,例如調節有機成分的比例, 或者改變雙鑲嵌製程方法。 本發明係提出一種新的雙鑲嵌製程和結構。 發明目的及概述: 本發明之目的在提供一雙罩幕之雙鑲嵌製程以防止 s 有機之低介電常數的介電層受含氧電漿損傷。 經濟部智慧財產局員工消费合作社印製 本發明爲一自動對準之雙鑲嵌製程方法,本發明方 法至少包含以下步驟:首先提供具有至少一導線的半導體 底材;形成一氧化矽層於導線及半導體底材上;接著形 成第一有機SOG層於該氧化矽層上;再形成第—無機介 電層於第—有機S〇G層上以做爲雙罩幕之底層,随後再 形成一氮化5夕層於第一無機介電層上以做爲雙罩幕之上 屠’接著形成光阻圖案於氮化矽層上並進行蝕刻以圖案 化該氮化夕層,以形成至少一介層洞開口,再去除光且 囷案’然後再形成第二有機SO G層於氮化矽層上;接著 形成第二無機介電層及氮化鎢層之另—雙罩幕層。之後 本紙張尺度適用中國國家標準((:1^3)八4規格(21〇χ297公釐) 4 經濟部智慧財產局員工消費合作社印製 63302 „ A7 ------- 五、發明說明() 再形成光阻圖案於氮化鎢層上’用以預設複數條導線溝 渠,其中至少一預設之導線溝渠之位置的投影的一部分 位於該介層洞開口之内;接著,以光阻圖案爲罩幕’進 行蝕刻以轉移圖案至氬化鎢層,再去除光阻圖案。隨後 以具圖案之氮化竭屠爲独刻罩幕,且以具圖案之乳化石夕 層作爲介層洞之自對準用成且也是上層無機介電層及上 層有機SOG及氧化石夕層之钱刻終止層,導線層則爲下廣 無機介電層及下層有機SOG蝕刻之終土層,對氧化矽 層、有機SOG層及無機介電層進行蝕刻以形成預設之介 層洞及預設之導線溝渠;在形成阻障層後,填滿金屬層 於己形成預設之介層洞及預設之導線溝梁;最後再施以 化學機械式研磨的製程。 圉式簡單説明: 本發明的較佳實施例將於往後之説明文字中輔以下 列圖形做更詳細的闡述: 圖一顯示依據傳统方法形成圖案化的蝕刻終止層於介電 層之上的橫截面示意圖τ 圖二顯示依據傳統方法形成光阻圖案在介電層上的橫截 面示意圖s 圈三顯示依據傳統方法以非等向性蝕刻形成溝渠及介層 洞,再形成一阻障層的橫截面示意圖。 圖四顯示依據本發明之方法形成囷案化的蝕刻終止層並 5 本纸張尺度適用争國國家標準(CNS)A4規格(210 * 297公爱) (諳先閱讀背面之注意事項再填窝本頁) 4633 0 2 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明() 停止蝕刻於無機介電層的橫截面示意圖。 圖五顯示依據本發明之方法形成光随圖案以定義溝渠的 橫截面示意圖。 圖六顯示依據本發明之方法將光阻圖案轉移玄氮化鎢層 上並以無機介電層爲蚀刻終止層的横截面示意圖。 圖七顯示依據本發明之方法進行非等向性蚀刻以形成溝 渠、介層洞及接著形成阻障層的橫哉面示意圖。 圖八顯示依據本發明之方法施以化學機械式研磨以去除 多餘之金屬的橫截面示意圖° 發明詳細説明: 鑑於上述發明背景所述’雙鑲嵌製程以達成多層金 屬線連接結構存在有一些問題有待克服,其一爲含氧之 電漿將使曝露之s 0 G的表面造成損傷,特别是有機之低 介電常數的SOG,含氧電漿損傷之SOG的吸水性比固 化(curing)後之SOG高好幾個數量級,致使金屬線的接 觸電阻偏高。本發明爲此提供有效解決上述問題的方法。 以下之製程詳細説明’將佐以圖示以説明。 請參考如圖四所示的橫截面示意圖。在一至少提供 導線105與位於其下的元件(未圖示)連接的半導體底材 1 02上以化學氣相沉積法(CVD)沉積氧化矽層1 1 0。接 著,以旋塗式玻璃法形成低介電常數之有機介電層120, 例如 polymer或者含氧基旋塗式矽酸玻璃(siloxane- 6 (請先閱讀背面之浼意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 633 0 2 A7 B7 五、發明說明( based SOG)等。選用有機S0G材料的理由是因爲有機 的SOG材料和沉積的方法都是屬於低成本,直對於 的填充性良好。 ° ” 之後’ 一看薄的無機介電層125和一氮化矽層13〇 則依序沉積在有機介電層1 20上。一光阻圖案1 35則形 成於氮化矽層130之上以定義—個介層洞開口 138,光 阻圖案需適當的對準以使定義之介層洞開口 138和金屬 線105可以連接。以一較佳的實施例而言,無機介電層 125是一層矽酸鹽的SOG或氧化矽,無機介電層125的 厚度約爲50-1 50 nm。至於無機介電層的選用係依據其 薄膜性質中至少具有不吸水的特性,另一方面係對含氧 的電漿反應較不敏感或免疫者爲優先》 仍請參考圖四,一非等向性蝕刻接著實施,用以移 除未被罩幕之氮化矽層130,以無機介電層125爲蝕刻 終止層,以形成介層洞開口 138。 之後,如圖五所示以含氧的電漿移除光阻圖案135。 此時無機介電層125保護其下之有機S0G 12〇免受到含 氧電漿的損傷。此外,此已具有介層洞開口之氮化矽層 130則兼具雙鑲嵌蝕刻終止層及形成介層洞的硬式罩幕 (即下層介層洞之自動對準)的功能。 随後’另一有機SOG140厚度约介於300_1000 之間,及另一無機介電層145和一金屬氮化層150依序 形成在氮化矽層130和無機介電層125曝露部分之表面 上,以一較佳的實施例而言,上層之無機介電層145和 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之沒意事項再填寫本頁)
If n 1 一OJa I n .^1 n I _ - 經濟部智慧財產局具工消費合作社印製 經濟部智慧財產局員工消費合作社印製 25揭述 用所下 非明在 並發含 , 本包 已離應 而脱均 例未, 施它飾 實其修 佳凡或 較·’變 之圍改 明範效 發利等 本專之 。 爲請成内 僅申完圍 述之所範 所明下利 上發神專 以本精請 定之申 限示 4 6 3 3 0 2 a? ___ B7 五、發明說明() 下層之無機介電層125是同一材質的。而金屬氮化層15〇 厚度約1 00-200 nm則是氮化鎢或者氮化鋁其中之一。 接著,以微影技術形成光阻圖案155以定義複數條鑲嵌 金屬之溝渠160、160a,並至少一溝渠(例如圖上之16〇a) 和氬化發層1 3 0介層洞開〇 1 3 8相交。 請參考圈六,-非等向性蚀刻接著實施,以光阻圖 案155爲罩幕以轉移光阻圖案155之圖形.於金屬氮化層 150足上。隨後,再去除光阻圖案155並同樣以無機介 電層145爲阻障以防止含氧電榮對有機s〇G 14〇的損 傷。 请麥考圖七,爲形成溝渠,此時,以圖案後之金屬 氮化層1 50爲蝕刻罩幕,進行一非等向性蝕刻。蝕刻的 過程是先移除未罩幕之無機介電層145及有機S〇G140, 以氮化矽層1 3 0爲形成溝渠之蝕刻終止層,同時移除未 軍幕之無機介電層125及有機SOG 120及氧化矽11〇, 並且以導線1 0 5爲形成介層洞之蝕刻終止層。 仍請參考圖七,一阻障層170接著形成在上述結果 之表面。最後如圖八所示再以金屬1 8 0塡滿溝渠1 6 0, 1 60a和介層洞1 38。然後,施以化學機械式研磨法以去 除多餘之金屬,以無機介電層145爲研磨終止層。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (清先閱讀背面之注意事項#填窵本頁) -裝 -------訂—t---Ji^
Claims (1)
- fd h 33α修正 :J-- beq 韌範圍 公告本 1 . 一 i使用 之損傷之 以下步驟: 雙硬式罩幕以防止有機介電層受到含氧電莱 自動對準雙鑲嵌製程方法,該方法至少包含 提供具有至少一導線的底材; 形成一封阻層於該導線及該底材之上; 形成一第一有機介電層於該封阻層之上; 形成一第一雙硬式罩暮之一底層於該第一有機介電 經濟邨智慧財產局員二消費合作社印製 罩 層下 第 層 式的 電 罩 式 上底 該 底 硬層 介 式 硬 該其 至 之 雙底 機 硬 雙 之與 案 幕 一該 有 雙 一 幕口 圖 罩 第之 二 二 第 罩開 阻 式 該幕 第 第 該 式洞 光 硬 之罩 該 該 於 硬層 一 雙 案式 於 於 層 雙介 第 一 圖硬 層 層 上 一該 該 第 已雙 底 上 一 第,:移 該 該一 一 一 之 該口洞轉:以;於第 之 之 幕 於開層以中,露層該 幕 幕 罩 案洞介刻之案曝電於 罩 罩 式 圖層爲独層圖層介位 式 式 硬 阻介做性上阻電機入 硬 硬 雙;光一以向該光介有填 雙 雙 一 上一義,等之一機二並 二 二 第之第定交非幕第有第上,,第 第 該層一 以相 I 罩該一 一層上 一 該 ; 成底成用線以式除第成上分成.,成 上形該形,導施硬去該形之部形上形 之 之 上該 雙 止 幕露 之 層幕 之之 一 防 罩曝 層 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公t ) (請先閱讀背面之注意事項再填寫本頁) 裝 訂· _ 4 633 Ο 2 AS Β3 C3 D8 t、申請專利範圍 幕之該底層之上; 形成一第二光阻圖案於該第二雙硬式罩幕之該上層 之上,用以定義複數個溝渠,該複數個溝渠中其中之一 並與其底下之該第一雙硬式罩暮之該上層的該預設之介 層洞相交以便形成介層洞; 施以一非等向性蝕刻以轉移該第二光阻圖案至該第 二雙硬式罩幕之該上層之中; 去除該第二光阻圖案,以該第二雙硬式罩幕之該底 層防止含氧電漿損傷該第二有機介電層; 施以非等向蝕刻以形成該複數個溝渠及該介層洞, 並以該第一雙硬式罩暮之上層及該導線層爲蝕刻終止 層。 2 .如申請專利範圍第1項之方法,在形成該複數個溝渠 及該介層洞步驟之後更包含: 形成一阻障層於上述之結杲的表面上; 填滿金屬層於該已形成之該預設之介層洞及該預設 之導線溝渠.及 施以化學機械研磨製程以去除突出於溝渠之該金屬 層並以該第二雙硬式罩幕之該底層爲研磨終止層。 3.如申請專利範圍第2項之方法,其中上述之金屬層係 鋁或銅其中之一。 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公餐) --------裝·-------訂·-------—^I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印裂 463302 Α8 Β8 C3 D8 六、申請專利範圍 4」如申請專利範圍第1項之方法,其中上述之封阻層係 一氧化碎屠。 5. 如申請專利範圍第1項之方法,其中上述之第一及第 二有機介電層係一有機旋塗式矽酸玻璃,或高分子聚 合物其中之一。 6. 如申請專利範圍第1項之方法,其中上述之第一及第 二雙硬式罩幕之底層係一無機介電層。 7. 如申請專利範圍第1項之方法,其中上述之第一雙硬 式罩幕之上層係一氮化矽層,約50-150nm厚。 8 .如申請專利範圍第1項之方法,其中上述之第二雙硬 式罩幕之上層係一氮化鎢或氮化鋁,其中之一並且約 100-200 nm 厚。 9. 如申請專利範圍第1項之方法,其中上述之該複數個 溝渠與其底下之該預設之介層洞相交之溝渠尺寸大於 該預設之介層洞。 10. —禮__自動對準之雙鑲嵌製程方法」_至少包舍以下步 驟: 提供具有至少一導線於其上的半導體底材; 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公餐) I ---] I ! 1 ---I ί i , I — ----- ---'ί I — — ----^: l (請先閱讀背面之注意事項再填寫本頁) 經濟邹智慧財產局員工消費合作钍印装 經濟部智慧財產局員工消費合作社印製 463302 A8 B8 C8 D8 t、申請專利範圍 形成一封阻層於該導線及該半導體底材之上; 形成一第一有機SOG層於該封阻層之上; 形成一第一無機介電層於該第一有機SOG層之上; 形成一氮化矽層於該第一無機介電層之上; 形成一光阻圖案於該氮化矽層之上以定義至少一介 層洞; 圖案化該氬化矽層,以形成至少一介層洞開口於其 中; 去除該光阻圖案,以該第一無機介電層防止含氧電 漿損傷第一有機S Ο G ; 形成一第二有機SOG層於該第一氮化矽層並填入位 於該第一無機介電層的曝露部分; 形成一第二無機介電層於該第二有機SOG層之上; 形成一金屬氮化層於該第二無機介電層之上; 形成一光阻圖案於該金屬氮化層上,用以預設複數 條導線溝渠,其中至少一該預設之導線溝渠之位置的投 影的一部分包圍該介層润開口; 蝕刻該金屬氮化層、用以轉移該光阻圖案,且以該 第二無機介電層爲蝕刻終止層; 去除該光阻圖案,以該第二無機介電層防止該第二 有機SOG層曝露於含氧電漿;及 施以非等向性蝕刻,以該導線及該氮化矽層爲蝕刻 終止層以形成該複數個導線溝渠及該介層洞。 本紙張尺度適用中國國家標革(CNS)A4規格(21CU 297公坌) 1 ' 1 --------訂·-------·^* (请先閱讀背面之注意事項再填寫本頁) 463302 A8 B8 C8 D8 t、申請專利範圍 1 1 .如申請專利範圍第1 0項之方法,在形成該複數個溝 渠及該介層洞步驟之後更包含: 形成一阻障層於上述之結果的表面上; 填滿銅於該已形成之該預設之介層洞及該預設之導 線溝渠;及 施以化學機械式研磨製程以去除突出於溝渠之該 銅,並以該第二無機介電層爲研磨終止層。 1 2 .如申請專利範圍第1 0項之方法,其中上述之封阻層 係一氧化矽層。 13.如申請專利範圍第10項之方法,其中上述之第一及 第二無機介電層係矽酸鹽SOG或氧化矽。 1 4.如_請專利範圍第1 〇項之方法,其中上述之氮化矽 層,约 50-150 nm 厚 15.如申請專利範圍第10項之方法,其中上述之金屬氮 化層係一氮化鎢或氬化鋁,其中之一,並且約100-300nm 厚。 1 6 .如申請專利範圍第1 〇項之方法,其中上述之該複數 個溝渠與其底下之該預設之介層洞相交之溝渠尺寸大於 該預設之介層洞。 13 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公爱) I t* - - n - - Hi -- -- - III i— i I « - - - I m ^ιβ I— [ i 一HJ4 I ^ii n n n I (锖先M讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
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Application Number | Priority Date | Filing Date | Title |
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TW88113182A TW463302B (en) | 1999-08-02 | 1999-08-02 | Interconnection processing method of dual damascene dielectric layer |
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Publications (1)
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