TW455954B

TW455954B - Manufacturing process using thermal annealing process to reduce the generation of hillock on the surface of Cu damascene structure

Info

Publication number: TW455954B
Application number: TW89119887A
Authority: TW
Inventors: Ying-Ho Chen; Syum-Ming Jang
Original assignee: Taiwan Semiconductor Mfg
Priority date: 2000-09-26
Filing date: 2000-09-26
Publication date: 2001-09-21

Description

455954 五、發明說明（i) 發明領域：本發明與一種半導體工業中製作鋼鎮嵌（Cu damascene)結構的方法有關’特別是—種運用熱回火程序，降低銅鑲喪結構表面產生山丘狀凸起之相關製程。發明背景：隨著半導體工業快速的發展’在進入超大型積體電路 (ULS I)的設計規格後，高密度積體電路的設計趨勢，使得晶圓上某特定區域中，便會定義出數以百萬計的元件，以及連接這些元件的電子連線結構。然而隨著積體電路尺寸不斷的縮小，再加上微影解析度的限制、曝光聚焦的誤差、影像傳遞的精確程度，皆導致在製作各式元件與線路時，遭遇極大的困難。並且’為了有效的解決上述問題，大：!：的人力與精神投注於鑲嵌製程（damascene process) 的開發與運用’以期能在微影規格持續下降的同時，進一步提昇製程與產品的良率。此外，對傳統的金屬連線製程而言，由於鋁金屬材料具有極佳的導電性與便宜的造價，並且可隨著製程所需任意的沉積或蝕刻，是以往往成為業界優先考慮的導線材料。然而’當半導體元件的積集度不斷上昇’使用鋁來作為連線結構’亦遭遇了極多的困難。例如，在高溫環境中’ i呂原子容易與矽底材發生交互擴散（inter —diffusi〇n )，而產生"尖峰現象"，並導致鋁線接觸不良。此外’當

第4頁 4 5 5 9 5 4 五、發明說明（2) 鋁線的尺寸隨著元件縮小時原子移動，很容易使所製作此，在目前的半導體工業中電阻率較低的銅金屬，來取別是由於鋼金屬具有較低的導體製程中之連線結構。請參照第一圖，此圖顯驟。首先，形成介電層52於製程在介電層52上定義諸如出部份半導體底材50表面。底材50表面形成一阻障層54 散至半導體底材50中。隨後 54表面，並利用化學電鍍（e ;ECP)製程’形成銅層58於述開口中。，由於”電致遷移”所導致的鋁的銘連線結構發生短路。因 ’往往試著使用導電性較高且代傳統大量使用之铭金屬。特電致遷移率，是以可應用於半示傳統製作銅鑲嵌結構的步半導體底材50上，並使用微影溝渠、接觸窗之開口，以曝露然後，沿著介電層5 2與半導體，以防止後續沉積的銅原子擴 ’沉積—銅晶種層5 6於阻障層 lectrical chemical plating 半導體底材50上，且填充於上接著，如第二圖所示，使用化學機械研磨程序（cMp) 對半導體底材50進行研磨，以移除位於半導體底材5〇上表面的銅層58、鋼晶種層56與阻障層54，而定義出位於介電層52中的銅鑲嵌結構60。隨後，可沉積金屬間介電層 (IMD)於介電層52與銅鑲嵌結構6〇上，再重覆上述製程，而定義出此膜層（level)中的金屬連線圖案。但值得注意的是，如第三圖中所示，在進行化學氣相沉積（CVD)製^

455354 五、發明說明（3) 時’金屬間介電層62的上表面，往往會產生山丘狀的凸起 (hi 1 lock) 64，並嚴重的破壞金屬間介電層62的平坦性。造成金屬間介電層62產是由於銅鑲嵌結構60中的銅中’進行晶粒成長、擠壓所的化學電鍍程序、或是後續是在室溫的環境中進行。是的過程中’銅原子並未達到佈不均的材料特性。如此一的高溫環境’將會導致銅原集中的結構應力。此時，在產生不規則的山丘凸起66，也產生相同的缺陷。生山丘狀凸起64的主要原因，原子’在CVD製程的高溫環境造成。特別是因為沉積銅層5 8 的化學機械研磨程序，一般皆以，在整個製作銅鑲嵌結構60 最穩定的狀態，而呈現應力分來’在沉積金屬間介電層62時子進行晶粒成長，並分散過度銅鑲礙結構6 0的上表面，便會進而導致金屬間介電層64表面 4參照第四圖，此圖顯示了在實際的製程應用中，從半導體底材5G側邊俯敢之情形β其中很明顯的，在銅銀嵌結構上方的介電層66表面，會呈現山丘狀的凸起68。如此 -來：在後續沉積其它膜層冑，此山丘狀的凸起表面，將 :以複製的方式’⑨一的向上傳遞且更形擴大。除了造成製程的精確度不易控制外，纟會使所製作產品的良率大幅發明目的及概述：

第6胃

種防止鋼鑲嵌結構產生表面山露了一種製作導體底材上，導體底材上表填充於開口圖底材，進行時進銅層的導電移除位於介電開口圖案中。，其中熱回火約15至45分鐘鈉鑲嵌結構的且定義開口圖面。接著，可案中。並且，間約1 5至4 5分特性。接著，層上表面之部隨後，對半導程序是在溫度的時間。方法。首先，形案於介電層中，沉積銅層於半導以大於25 0 °C的鐘的第一次熱回可進行化學機械份銅層，並定義體底材進行第二約3 5 0至4 0 0 °C的五 '發明說明（4) 本發明之目的為提供一丘之相關製程。本發明之再一目的為裎之方法。 ” ” 一種增進銅鑲嵌結構平坦化本發明揭成介電層於半以曝露部份半體底材上，且溫度對半導體火程序，以增研磨程序，以銅鑲嵌結構於次熱回火程序環境中，進行發明詳細說明：本發明提供一個新的方法’用以在半導體底材上製作銅鑲嵌結構。其中，藉著在進行化學機械研磨程序來定義銅鑲嵌結構的前後，分別進贫熱回火程序°將可使銅鑲嵌結構中的銅原子晶粒，具有較穩定的特性。並且，其結構應力亦會有效的釋放，使銅鑲嵌結構在後續膜層的沉積過程中，不致產生變動，而造成諸如表面山丘的缺陷。有關 4 5 5 9 5 五、發明說明（5)

本發明之詳細說明如下所述Q 請參照第五圖，首先提供一具〈10 〇>晶向之單晶石夕底材100。一般而言，其它種類之半導體材料，諸如神化鎵 (gallium arsenide)、鍺（gerniatiiuni)或是位於絕緣層上之石夕底材（silicon on insulator, SOI)皆可作為半導體底材使用。另外，由於半導體底材表面的特性對本發明而言，並不會造成特別的影响，是以其晶向亦可選擇〈丨丨〇 > 或<111〉。接著，可在半導體底材1〇〇上形成介電層1〇2。要特別說明的是在形成介電層1〇2以前，半導體底材1〇〇上已事先製作了所需的各種主動元件 '被動元件、或電路圖案等等。亦即，在半導體底材1〇〇的表面上，已事先形成了所需的各個功能層或材料層。至於，此介電層1〇2的材料’則可選擇氧化物、氮化物或是低介電值（低κ值）的材料來構成。然後，使用微影餘刻製程，在介電層1〇2上定義開口圖案’以曝露出半導體底材1〇〇的上表面。其中，開口圖案可隨著製程的需要’而以溝渠或接著，可形成阻障層104於開口圖荦 @ ^ 體底材m表面，…後續.圖、與曝露的半導七主道种麻：bM ηη 、.只，儿積的銅層，在與介電層102 或+導體底材1^00的介面間發生擴散現象。一古，可選擇组（Ta)或氮化鈕（TaN)材料用。其中，可先進行藏鍍Λ = Λ障層10 斤/儿積一钽層於開口圖案上

第8頁

五、發明說明（6) 表面，再將半導體底材100放置於Nz或NH3的環境中，並經由高溫處理而形成所需之氮化钽層。或著，也可藉著利用電漿離子轟擊组金屬，且通入氬氣與氮氣，以便經轟擊所藏出的組原子，可與經由解離反應（dissociation react ion)所形成的氮原子，反應並形成氮化钽而沉積於開口圖案與半導體底材1〇〇的表面。在形成阻障層1〇4後，接著形成銅晶種層（ClJ seeding iayer)106於阻障層i〇4的表面上。一般而言，可使用熟知的相關技術，例如物理氣相沉積法（Physicai vapor depos 11 i on ; PVD)、濺鍍法等類似製程來沉積銅晶種層 1 〇 6 °接著’可將半導體底材1 〇〇沉浸於硫酸銅溶液中，以進行化學電鍍（Electrical Chemical Plating; ECP)反應’而形成鋼層108於銅晶種層1〇6表面上，且填充於上述開口圖案中。其中，在進行化學電鍍程序時，是將銅晶種層1 0 6電性連接至電源的陰極，使位於硫酸銅溶液中的銅離子’還原並沉積於鋼晶種層1〇6表面，而覆蓋於整個半導體底材100上方。接著’可將此半導體底材1〇〇放置於加熱板（h〇t plate)上或加熱爐管（furnace)中，進行第一次熱回火程序以便增進所沉積銅層1 〇 8的導電特性D 一般而言，此處，第— 人熱回火程序，是在溫度約於250 °C的環境中，進灯約1 5至45分鐘來完成。至於較佳的回火時間’則可控

4 5c r 五、發明說明（7) 制在30分鐘左右。要特別指出的，此第一次熱回火的程序為一選擇性的步驟。是以，當所進行的積體電路製程具有其他的考量時’亦可選擇不進行此熱回火程序。在完成第一次熱回火程序後，如第六圖所示，對半導體底材100進行化學機械研磨程序（CMP)，以移除位於介電層102上表面之部份銅層、鋼晶種層106與阻障層1〇4，以定義位於上述開口圖案中的銅鑲嵌結構丨丨〇。其中，所製作的銅鑲嵌結構11〇可根據積體電路的設計，應用作為連線（via)或插塞（piUg)使用》要特別強調的，儘管在進行化學機械研磨程序前’已進行第一次熱回火程序，但是由於所使用的溫度並不高，是以在研磨程序後，所定義的銅鑲肷結構110，依舊會具有不平均的應力分佈，且其間的銅原子尚未達到最穩定的狀態。是以’可在完成化學機械研磨程序後，再對半導體底材100進行第一次熱回火程序，而降低銅鑲喪結構11〇間的結構應力’並且使銅鑲嵌結構丨丨〇中的銅原子，藉由晶粒成長而趨於穩定。在較佳實施例中，此第二次熱回火程序是，溫度約300至400它間、且充滿氮氣與氫氣的環境中，，行約1 5至45分鐘。其中，較佳的製程時間，則控制在3〇分f左右’以便充分釋放銅原子間不均勻的應力，並使銅鐵队、纟。構110具有較穩定的表面結構（JJ〇rph〇l〇gy)。

第10頁 455 五、發明說明（8) 接著’可形成敍刻停止層丨丨2於銅鑲嵌結構丨丨〇與介電層102的上表面。其中’此蝕刻停止層112除了提供銅鑲嵌結構11 0與後續沉積的膜層間產生所需的電性隔離外，亦可防止介電層1 0 2與銅鑲嵌結構丨丨〇在後續沉積膜層的蝕刻程序中，受到钱刻劑的侵蝕。在較佳實施例中，此蝕刻停止層11 2可使用氮化矽（s i N)或碳化矽（s i C)材料來構成。其令’ Ϊ選擇氮化石夕材料時’可以使用低壓化學氣相沈積法（LPCVD)，或電漿增強化學氣相沈積法（pECVD)，在溫度大約400-800 aC的環境令，通入SiH4、Nh3、乂、n2〇或是 SiH2C12、NH3、N2、N2〇等反應氣體而形成。在沉積蝕刻停止層11 2後，接著可形成金屬間介電層 114於飾刻停止層丨12的上表面。此時，由於在第二次熱回火程序中’位於銅鑲嵌結構11〇中的銅原子，已充分的釋放了原j不均的結構應力。是以，這些銅原子晶粒間將具有較穩定的特性，而使銅鑲嵌結構11 0具有平緩的上表面。如此一來，在進行蝕刻停止層丨丨2與金屬間介電層1Μ 的沉積程序時，銅鑲嵌結構110將不會形成上述嚴重二山丘狀凸起。並且，沉積於銅鑲嵌結構丨丨0上方層⑴與金屬間介電層114表面，亦不會產生山丘狀丨:止起’而可維持較佳的平坦性。請參照第七Α圖與第七Β圖，此部份附圖顯發明方法與傳統製程時，於半導體底材上表面所見=本

第11頁 ^ 5 5 9 5 /1 五、發明說明（9) 形。在第七Α圖中，由於在化學機械研磨程序後’並未進行第二次熱回火程序，是以在沉積的金屬間介電層120表面，將會產生分佈不規則的山丘狀凸起（圖中的黑點）。相對的’在第七β圖中，則在完成化學機械研磨程序後，進行了第二次熱回火程序，因此在沉積的金屬間介電層122 表面上’幾乎找不到山丘狀凸起的存在。顯然，藉著利用本發明所提供之熱回火程序’確實可以有效的釋放銅鑲嵌結構中的應力’而降低山丘狀凸起發生的機率。使用本發明之方法，除了具有上述釋放結構應力，而使銅原子晶粒具有較穩定的特性外。也由於銅原子晶粒，在後續的介電層沉積製程中，不會產生大幅度的變動。是以1可使銅鑲嵌結構與蝕刻停止層、金屬間介電層間，產 ^較佳的接合（adhesion)特性。此外，在化學機械研磨程姓ί志所進行的第二次熱回火程4 ’亦可使附著於銅鑲嵌面的水氣清除’而降低銅原子發生氧化的機會。本發明雖以一較佳實例本發明精神與發明實體’僅 +脫離本發明之精神與範圍述之申S青專利範圍内。閣明如上’然其並非用以限定止於此一實施例爾。是以，在内所作之修改’均應包含在下

第12頁 4559 圖式簡單說明藉由以下詳細之描述結合所附圖示，將可輕易的了解上述内容及此項發明之諸多優點，其中：第一圖為半導體晶圓之截面圖，顯示根據目前業界技術沉積銅層於半導體底材上之步驟；第二圖為半導體晶圓之截面圖，顯示使用化學機械研磨程序移除部份銅層之步驟；第三圖為半導體晶圓之截面圖，顯示在後續沉積金屬間介電層時，形成於銅鑲嵌結構表面之山丘狀凸起；第四圖為半導體晶圓之側視圖，顯示使用電子顯微鏡觀察金屬間介電層表面之山丘凸起；第五圖為半導體晶圓之截面圖，顯示根據本發明所提供之方法，沉積銅層於半導體底材上之步驟；第六圖為半導體晶圓之截面圖，顯示根據本發明所提供之方法進行化學機械研磨程序，以移除部份銅層之步驟；及第七A、B圖為半導體晶圓之俯視圖，顯示根據傳統方法與本發明方法製作銅鑲嵌結構時，產生山丘狀凸起的差異情形。

第13頁

Claims

4 5 595 六申請專利範圍 1 · 一種銅鑲嵌結構的製作方法列步驟. 該方法至少包含下形成介電層於半導體底材上· j 定義開口圖案於該介電層中，材上表面；沉積銅層於該半導體底材上，以曝露部份該半導體底且填充於該開口圖案中；對該半導體底材進行第層的導電特性；一次熱回火程序，以提昇該銅對該半導體底材進行化學機械研磨程序，以移除位於該介電層上表面之部份銅層，並定義銅鑲嵌結構於該開口圖案中；且對忒半導體底材進行第二次熱回火程序’以釋放該銅鑲嵌結構之應力，並使該銅鑲嵌結構中的銅原子具有較穩定的特性。 2·如申請專利範圍第1項之方法，其中在沉積上述銅層前，更包括下列步驟：形成阻障層於該開口圖案的表面上；且形成銅晶種層於該阻障層的上表面。 3.如申凊專利範圍第2項之方法，其中上述之銅層是使用化學電鍍法（ECP)所形成。

第14頁 t) 5 六、申請專利範圍 4. 如申請專利範圍第3項之方法，其中上述之化，電鍵程序是將該半導體底材沉浸於硫酸銅溶液中，炎藉著將該銅晶種層電性連接至陰極導線，以便位於硫酸銅♦液中之銅離子’可還原並沉積於該銅晶種層表面。 5. 如申請專利範圍第1項之方法，其中在形成該介電層之前，更包括形成各式元件或材料層於該半導體底材上 6. 如申請專利範圍第1項之方法，其中上述之第—欠熱回火程序，是在溫度大於2 5 0 t的環境中，進行約15至〜 45分鐘而完成。 7. 如申請專利範圍第1項之方法，其中上述之第二欠熱回火程序，是在溫度約3 0 0至40 0 t的環境中，造并二二 1丁约 1 5 至45分鐘而完成。 8. 如申請專利範圍第1項之方法，其中上述第—次熱回火程序，可使用加熱板（hot plate)或加熱爐管 (furnace)來進行 ° 9. 如申請專利範圍第1項之方法，其中上述第二次熱回火程序中，可將該半導體底材放於加熱爐管而進行。…

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^55 六、申請專利範園 10.如申請專利範圍第1項之方法，其中上述熱回火程序可使該銅鑲嵌結構中的銅原子進行晶粒成長而趨於穩定。 11· 一種銅鑲嵌結構的製作方法，該方法至少包含下列步驟：形成介電層於半導體底材上；* 定義開口圖案於該介電層中，以曝露部份該半導體底材上表面；沉積銅層於該半導體底材上’且填充於該開口圖案中；對該半導體底材進行化學機械研磨程序，以移除位於該介電層上表面之部份銅層，並定義銅鑲嵌結構於該開口圖案中；且對該半導體底材進行熱回火程序，以有效釋放該銅鑲嵌結構之應力’且讓該銅鑲嵌結構中的銅原子具有較穩定的特性’其中該熱回火程序是在溫度約3 5 0至4 0 0 °C的環境中，進行約1 5至4 5分鐘的時間。 12·如申請專利範圍第1 1項之方法，其中在沉積上述銅層前，更包括下列步驟：形成阻障層於該開口圖案的表面上；且形成銅晶種層於該阻障層的上表面。

第16頁 ύ〇5ι 六、申請專利範固其中上述之銅層 i使用各如申請專利範圍第12項之方法是使用化學電鑛法(ECP)所形成。雷舻扭卜如申請專利範圍第1 3項之方法，其中上述之化學胳坊加將该+ —體底材沉浸於硫酸銅溶液中’並藉著植層電性連接至陰極導線，以便位於硫酸銅溶液于’可還原並沉積於該銅晶種層表面。 15 電層·&如申請專利範圍第11項之方法，其中在形成該介 : 之前’更包括形成各式元件或材料層於該半導體底材上之步驟。興1 6 如申請專利範圍第丨1項之方法，其中在進行上述化學機械研磨程序前，更包括對該半導體底材進行溫度大於25〇 c、且時間約15至45分鐘的第一次熱回火程序。 17·如申請專利範圍第11項之方法，其中上述第一次熱回火程序’可使用加熱板或加熱爐管來進行。