TW451116B - Method and apparatus for controlling a memory device in a page mode - Google Patents

Method and apparatus for controlling a memory device in a page mode Download PDF

Info

Publication number
TW451116B
TW451116B TW087107016A TW87107016A TW451116B TW 451116 B TW451116 B TW 451116B TW 087107016 A TW087107016 A TW 087107016A TW 87107016 A TW87107016 A TW 87107016A TW 451116 B TW451116 B TW 451116B
Authority
TW
Taiwan
Prior art keywords
page
interval
open
read
time
Prior art date
Application number
TW087107016A
Other languages
English (en)
Inventor
Bryan D Marietta
Laura A Weber
Michael C Becker
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Application granted granted Critical
Publication of TW451116B publication Critical patent/TW451116B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Description

五 、發明説明( A7 B7 經濟部中央標準局員工消費合作社印製 先前申請的參考 本申請已於1997年6月30日在美國以專利申請號 08/885,434 申請。 發明領域 本發明系關於一種電子記憶系統,特別是在操作的分頁 模式中’用以控制這種裝置的方法和装置。 發明背景 當冗憶禮系統接受數據或爲數據處理器、微控制器、數 據信號處^·^等提供資料時,記憶體系統自然地引入等待 時間 < 殍時"。這些等待時間都復合在系統内,記憶器 位址1續餐間多工於一個較小的位址匯流排上。在同步 動態隨機存取記憶器(SDRAM)中,有一個與,列位址和縱 θ位址相關聯的延時,半導體工業已開發出—種操作的" (n 式.’丨’以便當存取都是對同一列位址時消梦列位址 延時。典型的$ —個早列位址包含足夠多的數據以滿足許 多不同的<總邊/立址。一個單列内的數位元格集被稱爲 —個數據的頁面。至少有—個分頁庫式在技術上是已知 的。 —. 圖1敘述説明技術上已知的操作之第一分頁模式的時序 囷。此處,有四個叢發讀取存取藉SDRAM控制器施加至 SDRAM上。前三個讀取指令是^同一頁面,第四個是對 不同頁面。應予注意的是,這種第一分頁模式的操作實際 上類似於寫入操作。 SDRAM控制器藉著對SDRAM發送起動(ACTIVATE)命 " 4 - 本紙張尺度適用中國國家標準(CNS )別规格(2Ι〇χ297公釐) (請先閲讀背面之注意事項再填寫本頁} .¥ ! 訂 -ο, :.· * 451116 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(2 ) 令和列位址(未if出)啓動弟一讀取存取。今CTTv 命令 和列位址的组合將指定的列與動態随機存取記憶器 (DRAM)的感測和輸出線路搞合起來。這些步碟稱爲"開 放頁面"。後來,SDRAM控制器對SDRAM發送讀取命令 和縱列位址(未示出)。這些步驟選定開放頁面的哪一縱行 是輸出。在叙述的實施例中,SDRAM爲每個存取輸出了 四個以指定的位址開始的連磺數據取用時間。這些數據取 用時間以DO、Dl、D2和D3標明。ACTIVATE命令和讀 取(READ)命令的時間間隔稱爲起動(讀取延時。起動(讀 取延時是由SDRAM的製造廠家規定的。READ命令和第一 數據取用時間間的時間間隔,稱爲縱行位址選.通(CAS )等 待時閑。CAS等待時間是由SDRAM的製造廠家規定的。 在此第一個已知的分頁模式中,如果對同一頁面沒有待 定存取,SDRAM控制器就以每一次操作的最終數據取用 時間同時"關閉頁面"。SDRAM控制器通過發佈預充電 (PRECHARGE )命令關閉分頁,SDRAM控制器通過比較列 位址的辨法確定連續操作是否對同一頁面存取的。本實例 中,圖1中的第二次讀取操作在第一次讀取操作的最終數 據取用時間之前即來到。因此,SDRAM控制器在第一次 讀取操作的最終數據取用時間之後保持頁面開放並發佈第 二次READ ^這種管線的方法學在第二次操作中消除了起 動讀取延時。反之,本實例中,第三次讀取操作在第二 次讀取的最終數據取用時間之後到達。因此,SDRAM控 制器已經準備通過發佈PRECHARGE命令關閉分頁。在此 5- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐} 〜--- (請先閱讀背面之注意事項再填窝本頁)
經濟部中央標準局員工消費合作社印製 451116 A7 B7___ --------------一- " 五、發明説明(3 ) 第三種情況下,SDRAM控制器必須等到PRECHARGE命令 完成。這種延遲被稱爲想先亶延遲,這也是由 SDRAM的製造廠家規定的,此後,SDRAM控制器可以重 新開始一個讀取操作。如上所述,每一個新的讀取操作這 必須一個起動讀取延遲。 在第四次讀取操作中,應予注意的是PRECHARGE命令 是在第三次READ操作的末尾完成的。所以,預充電起動 延遲是隱藏在第四次讀取操作中。爲消除起動讀取延遲’ 這種第一次已知的操作模式需要在完成並發操作之前接受 後續操作。 圖2敘述了説明技藝上已知#伤攸分頁模式的時 序圖。再者’四個突發讀取存取藉SDRAM控制器施加至 SDRAM上。前三個讀取指令都是對同—頁面β第四次是 對不同的頁面。 如上所描述的,SDRAM控制器啓動了第一次讀取存 取,第一次讀取操作還伴有起動讀取延遲和CAS等待時間 延遲。在此第二個已知分頁模式中,SDRAM控制器使分 頁盡可能長時間地保持開放。SDRAM的製造廠家規定了 —個限定最大間隔的參數(TRAS ),通過該間隔列位址可 被打開。遲於此時間,資料完整性會受到損害。分頁迅速 爲第二、第三和第四個讀取操作&開。在第二和第三次讀 取操作中,SDRAM控制器避免了起動讀取延時。但錯頁 爲第四次讀取操作開放。SDRAM控制器必須關閉現在的 頁面並打開正確頁面。SDRAM控制器通過發佈 -6 ~ 本紙張尺度適用中國國家標準(CNS ) Α4規格(2iOX297公釐) --------Id—— (請先閏讀背面之心意事項再填寫本頁) ..S· *-β 451116 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(4 ) PRECHARGE命令和等候預充電起動延遲周期來關閉現在 的頁面。SDRAM控制器重新開始讀取操作。如上所述, 每個新的讀取操作還伴有起動讀取延遲。 雖然第二和第二個讀取命令不用起動-讀取資料即可發 生’但第四個讀取命令除所需之起動讀取延遲之外,還招 致預充電起動延遲。 附圖概述 本發明之特徵和優點將由以下對各圖之詳細描述而會更 清楚地了解,圖中同樣的數字指的是同樣部分和相應部 分,其中: 圖1敘述技藝上乞知吹操作的第一個分頁模式之時序 圖。 圖2敍述技藝上已知幼操作之第二個分頁模式的時序 .圖。 圖3敘述説明根據本發明操作的分頁模式之時序圖。 圖4敘述根據本發明構成之記憶系統β 圖5敘述圖4中説明的記憶系統的用户可程式時序參數 之概念性表示。 圖6敘述一説明圖4的有限狀態機操作之流程圖。 圖7叙述圖6中説明的流程圖之延續。-較佳實施例之詳細描述 圖3敘述説明根據本發明操作^分頁模式之時序圖。本 發明的方法和設備描述了 一種操作的分頁模式,其中頁面 在爲時間的可程式周期。時間周 (請先聞讀背面之注意事項再填寫本頁) 訂 \----—.—----------- 本.我張尺度適用中_家操準(CNS ) Α4規格(加χ297公潑) 經濟部中央標準局員工消費合作社印裝 451116 kl ________ B7 五、發明説明(5 ) ~~ 其月可由用户選擇以確保—個頁面是開放的,以至於在可程 式時間周期對其之存取不是卑向差擊❾。在這些情況 下’名略了起動讀取延時。此外,時間的周期也可以選 擇,以保證對可能的存取故直 是關閉的。在逞些後來的情形下,避了預 遲0 繼續圖3 ’靖系囷1和圖2,上邊描述的讀取實例還使用 至本發明的分頁模式上。如圖1和2内,前三個讀取操作 是對同樣的頁面,第四個讀取操作是對不同的頁面。 SDRAM控制器(圖4中敘述的)藉著對SDRAM (圖4中敘 述的)發送ACTIVATE命令和列位址(未示出)啓動第一讀 取存取。ACTIVATE命令和列位址的組合將指定的列耦合 至DRAM的感測和線路,開放了頁面,後來,sdraM控 制器對SDRAM發送讀取命令和縱行位址(未示出)^這些 步驟選擇了開放頁面中輸出的縱行。SDRAM輸出了每個 存取都以指定的位址開頭的四個連續數據取用時間。這些 數據取用時間都以DO、Dl、D2和D3標出。ACTIVATE 命令和讀取命令間之間隔稱爲起_動_讀_^__^遲。起動讀取延 遲是由SDRAM的製造廠家規定的.READ命令和第一個數 據取用時間間的間隔稱爲縱行位址選通(CAS )等待時間。 CAS等待時由SDRAM生產廠家規定的。 根據本备明,衣DRAM控制器爲由用户可程式暫査^ 開放。在 敌述的實例中,JPRECHARGE DELAY TIME等於四個時鐘 -8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐) ^ _裝-- - · (請先閲讀背面之注$項再填寫本頁) *11
iiE 451116 A7 B7 經濟部中央橾準局員工消費合作社印製 五、發明説明(6 ) 周期。此外,每當對開放頁面完成存取,維持間隔的計時 器用全PRECHARGE DELAY TIME預充電延遲時間値再饋 入,從而擴大了間隔〇頁面已爲第二次和第三次讀取操作 開放,避免了每次操作中起動讀取延遲。所以,毛_第三次 操作Jii最終數攄時間-之後,而在第四次操作之前,通 過發佈 四値 。S D R A Μ 控制器可以開始第四次操作,不必等待預充電起動延遲。 圖4敘述了按照本發明建造的記憶系統400。記憶系統 400包括一個SDRAM控制器402和一個SDRAM 404。 SDRAM控制器402接受來自請求裝置(未示出)的請求位址 (REQUEST ADDRESS),請求控制(REQUEST CONTROL) 信號及雙向資料匯流排。請求裝置可以是一個數據處理 器、請求控制(REQUEST CONTROL ) —個微控制器、一個 數字信號處理器、一個直接記憶器存取(DMA)装置等。 SDRAM控制器402對請求裝置輸出一個資料有效(DATA VALID )信號。SDRAM 控制器 402 對 SDRAM 404 輸出 DRAM ADDRESS (動態随機存取記憶體位址)和DRAM CONTROL· BUS (動態随機存取記憶體控制匯流排)。SDRAM 404也是 與數據匯流排(DATABUS)雙向耦合的。 SDRAM控制器402包括一個有限狀態-機器(FSM) 400、 一個位址暫存器408、一個參數檔案410及參數計時器 412。FSM 406 接受輸入 REQUEST ADDRESS 和 REQUEST CONTROL ,產生輸出DRAM ADDRESS (動態隨機存取記 憶體位址)和DRAM CONTROL BUS (動態隨機存取記憶體 -9- (請先閱讀背面之注意事頃再填寫本頁) 裝· 訂 丽 piv. I. k 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) 451 1 1 6 A7 B7 經濟部中央標準局男工消费合作社印製 五、發明説明(7 ) 控制匯流排)。FSM 406與位址暫存器408是雙向耦合的。 FSM 406產生的内控信號負載參數(LOAD PARAMETERS ) 和載入計時器(LOAD TIMERS),分別與參數檔案410和參 數計.時器412耦合。參數檔案410接受輸入DATA BUS。參 數計時器412產生與FSM 406耦合的多位控制信號超時 (TIME OUT )。在參數檔案410中,對每個參數都有一個相 應的計時器。在其他實施例中,有些計時器可以完成具有 多參數値的定時功能。同樣,對一個單參數可以是多重計 時器,尤其是在任何特殊時間,如果一個以上的分頁可以 是開放的更是如此。 FSM 406的操作與圖6和圖7聯系起來描述於下。 圖5敘述了圖4中説明的記憶系統之用户可程式計時參 數的概念性表示。參數檔案410包含8個値:TRASMAX, ACT-PRE TIME,PRE-ACT TIME,ACT-R/W TIME,CAS LATENCY » PRECHARGE DELAY TIME , REFRESH INTERVAL (再新間隔)及 REFRESH RECOVERY INTERVAL (再新恢復間隔)。 TRASmax定義爲一個頁面寸聞1¾.的最長允許時間。 ACT-PEJE TIME定義爲一個頁面可以開放的I短^許腾— 間。 PRE-ACT TIME 定義爲連續的 PRECHARGE 與 ACTIVATE 命令間的最短時間。 ACT-R/W (起動-讀/寫)TIME定義爲起動命令與讀取或 書寫命令間的最短時間。 -10 本紙張尺度適用中國^家^準(CNS ) A4規格7 2丨0X297公兹} (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 4 51 1 1 經濟部中央桴準局負工消費合作社印製 Λ7 B7 五、發明説明(8 ) CAS LATENCY定義爲一個讀取命令與資料的第一個取 用時間之輸出間發生的特定延遲。 PRECHARGE DELAY TIME定義爲在對頁面存取後,頁 面保持開放的時間。 REFRESH INTERVAL定義爲再新命令至SDRAM 404間之 間隔β REFRESH RECOVERY INTERVAL定義爲再新命令與起 動命令間之最短時間。 SDRAM 404的製造廠家爲保證記憶系統400的正當操作 指定必需的 TRASMAX ,ACT-PRE TIME ,PRE-ACT TIME,ACT-R/W TIME,CAS LATENCY,REFRESH INTERVAL 及 REFRESH RECOVERY INTERVAL 的値。記憶 系統 400 的 指定 PRECHARGE DELAY TIME 値。 繼續記憶系統400的操作,SDRAM控制器402通常完成 關於SDRAM 404的三種功能:再新,讀取及書寫。 SDRAM控制器402周期性地完成再新操作作爲SDRAM 404 的一種維護功能》再新操作引起SDRAM 404檢測儲存値、 放大儲存値,並把放大値回寫入源位單元》SDRAM控制 器4〇2當外部裝置(未示出)請求時完成讀取和書寫操作, SDRAM控制器4 0 2也有能力對參數檔案410窝出値以控制 其操作特徵。外部裝置也可以有對參數檔案410書寫新値 的能力。典型的是當電源首次加至記憶系統4 0 0時,各種 値都被寫在參數檔案410上。此外,REFRESH INTERVAL 値在參數計時器412準備產生第一次再新命令時,被載入 -11 - 本紙张尺度適用中國國家標芈(CNS ) A4規格U10X297公漦) ---------Id-- - · (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 1 1 6 at B7 五、發明説明(9 ) 其關聯的計時器。 以下描述中,一個習於此技藝者將很容易地察知在對 SDRAM 404發侔任何命令之前,必然遇到某些定時限制。 各種定時限制由載入參數檔案410的特別値所限定。要了 解的是隨後的步驟依從所有這種定時限制。爲了更清晰地 説明本發明,對這些限制的測試已由下邊的圖中略去。 圖6敘述了説明圖4中FSM 406操作的流程圖,再新操作 是FSM 406完成的最優先操作。因此,FSM 406首先確定 REFRESH INTERVAL是否已經超時,步驟602。如果 REPRESH INTERVAL 已經超時,;FSM 406 就確定 SDRAM 404中是否有任何開放頁,步骤604,如果有開放.頁面’ FSM 406用發佈PRECHARGE COMMAND關閉頁面,步驟 606。FSM 406 完成步驟 606 後,FSM 406 就向 SDRAM 404 發佈再新命令,步驟608。如果步驟604中沒有開放頁, FSM 406將直接對步驟608轉移指令。步驟608之後,FSM 406就轉向流程圖600的開端。 如果步驟602中沒有要完成的再新操作,FSM 406就確 定是否有開放頁面,步驟610。如果有開放頁’ FSM 406 就確定是否PRECHARGE DELAY TIME或TRASMAX已經超 時,步驟612。如果這些間岛中任何一個已經超時,FSM 406必須關閉頁面’步驟614。FSM 406然後轉向流程圖 600的開端°如上所述,如果PRECHARGE DELAY TIME已 經超時,用户期望一個後續存取是對不同頁的。所以,對 後續存取來説,關閉頁面比保持開放更有效。如果 -12- 本紙張尺度適用中國國家標準(CNS > A4現格(210X297公釐) --------「,裝— t * (請先聞讀背面之注意事項再填寫本頁) 、-° 4511 1 s A7 B7 經濟部中央標孪局員工消費合作社印製 五、發明説明(1〇 ) TRASmax已經超時,FSM 406必須關閉頁面或冒丟失其中 儲存的數據的風險。 如果 PRECHARGE DELAY TIME 和 TRASmax都未超時, FSM 406就確定是否有任何讀取或書窝存取請求,步驟 616。如果沒有存取請求,FSM 406就轉向流程圖600的開 端。如果有存取要處理,FSM 406就確定是否有開放頁 面,步驟618,如果沒有開放頁面,FSM 406就繼續圖7中 的處理。如果有開放頁面,FSM 406就確定現存取是否對 開放頁的。步驟620。爲此目的,;FSM 406維持位址408中 現開放頁的列位址。或此或彼情況下,FSM 406繼續圖7 中的處理。 圖7敘述了圖6中説明的流程圖的繼續。如果現存取不 是對開放頁的,FSM 406就通過關閉現頁面繼續進行。步 驟702。FSM 406向SDRAM 404發佈預充電命令。FSM 406 開放新的頁面,步驟704,如果沒有開放頁面,步驟704 也是來自步驟618的入口點。FSM 406通過用列位址對 SDRAM 404發佈起動命令而開放新的頁面。緊接著, 4〇6確定是否存取爲讀取操作,步驟706。如果有位址匹 配,步驟706也是自步騍62〇來的入口點。 如果存取爲讀取操作,ί^Μ 406用縱 位址對SDRAM 4〇4發佈一個讀取命令,步驟7〇S。然後SDRAM 4〇4向請 求裝置輸出數據。FSM 406把輸出數據限定爲對請求裝置 是有效的數據,步驟710。FSM 406通過宣稱其輸出數據 有效(DATA VALID)表明數據的有效性。FSM 406於是再 -13- 本紙^尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " ' (請先閱讀背面之注意事項再填寫本頁) 裝- 歷 '訂· 經濟部中央標準局員工消費合作社印製 451 ί t 0 A7 B7 五、發明説明(11 ) 饋入與PRECHARGE DELAY TIME値相關聯的計時器,步 驟712。FSM 406返回至流程釁600的開端。 如果存取不是讀取操作(書寫操作),那麼FSM 406就用 縱行位址對SDRAM 404發佈一條書窝命令,步驟714。 FSM 406把輸入數據限定爲對請求裝置是有效數據,步驟 710,只要有有效數據,FSM 406就繼續限定輸入數據。 FSM 406 於是# 饋入與 PRECHARGE DELAY TIME 値相關 聯的計時器,步驟712,並把轉向返回至流程周600的開 端。 此中包含的前邊的描述和説明論證了與本發明相關的許 多優點,尤其是揭示了公開的分 不遭-受起動-讀取毛表3延降,再者,當兔泉 程式,而且是對不同的頁面,公開模式就 湾除遲。 雖然發明已經用特定的實施例描述和説明了,但不想把 發明限制在這些説明的實施例中,那些習於此技者將認識 到在不達背本發明的精神的前提下做出改進和變更。例 如,本發明描述了一個實施例,其中記憶器陣列爲 SDRAMs。然而本發明適用於其他類型的記憶系統,其中 位址是以時間復合的圖表標·識的。所以未發明既適用於常 規記憶系統,例如快速分頁模式或擴展的數據輸出(EDO) DRAMs,又適用於將來或發展的記憶系統,例如RAMBUS DRAMs (RPRAM)或SLDRAM Consortium DRAMs (SLDRAM) > 此外,本發明可以擴展至記憶架構,其中一個以上頁面可 -14- 本紙張尺度適用中國國家標準(CNS ) A4規格(2!0X297公釐) 裝— . * (請先閱讀背面之注意事項再填寫本頁)
、1T 囊 物"6 A7 ---—__— _B7____ 五、發明説明(12 ) 在任何時間開放。在這些系統中,每個開放頁面被約束至 同一 SDRAM的分離部分及/或分離SDRAM。這些開放頁 面的每一個頁面將同其預充電延遲計時器關聯起來,所 以’我們打算使本發明包括所有這種如屬於附屬 利範圍之内的變更和改進。 r咕寻 s) Μ -----訂------χ)^ S 4 (請先閲讀背面之注意事項再填寫本Fj 經濟部中央標準局貝工消费合作社印裝

Claims (1)

  1. Α8 Β3 CS D8 申請專利範圍 1. 一種用以控制分頁模式之記憶體裝置的方务,包括, 在第一間隔内: ° 一維持頁面對記憶器裝置處於開放狀態的步驟,第— 隔持續時間由用户可程式値限定; 及在第一間隔隨後的第二間隔内; 擴展頁面開放時間的步驟;在第一間隔内擴展響應存 取至開放頁面的發生之步驟;響應用户可程式値的時 間,其間頁面是開放的。 2. 如申請專利範圍第1項之方法,進一步包括: 在第一間隔隨後的第三間隔内,關閉該開放頁面的步 驟,其中第一間隔是由最大列位址選通信號(RAS )時間 限定。 3. 如申請專利範圍第1項之方法,進_步包括: 在第一間隔隨後的第四間隔内,響應重j斤操作,關閉 該開放頁面之步驟。 4. 如申請專利範.圍第1項之方法,進一步包括: 在第一間隔隨後的第五間隔内,響應存取至非開放頁 面的分頁之頁面而關閉該開放頁面的步驟。 經濟部中央標準局員工消費合作社印製 5. —種控制分頁模式中記憶體裝置乏^裝置}包括: 一儲存預充電延時値之用户可程式暫存器.; 一計時器,該計時器響應第一間隔期滿,產生一控制 信號,該第一間隔由該預充電延時値決定; 及一有限狀態機器,該機器響應第一記憶體存取請 求,打開一記憶器裝置中第一分頁,有限狀態機器響應 -16 - 本紙張尺度逋用中國國家標準(CNS ) Α4規格(210Χ297公釐) 45ίΠ6 Λ8 Β3 CS DS 六、申請專利範圍 該控制信號關閉第一分頁,有限狀態機器響應第二記憶 體存取重設計時器,第一和第二記憶體存取都是對第一 分頁的。 (請先聞讀背面之注意事項再填寫本頁) 裝· 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Μ規格(210Χ297公釐)
TW087107016A 1997-06-30 1998-05-06 Method and apparatus for controlling a memory device in a page mode TW451116B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/885,434 US5848025A (en) 1997-06-30 1997-06-30 Method and apparatus for controlling a memory device in a page mode

Publications (1)

Publication Number Publication Date
TW451116B true TW451116B (en) 2001-08-21

Family

ID=25386902

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087107016A TW451116B (en) 1997-06-30 1998-05-06 Method and apparatus for controlling a memory device in a page mode

Country Status (4)

Country Link
US (1) US5848025A (zh)
JP (1) JPH1125670A (zh)
KR (1) KR100387317B1 (zh)
TW (1) TW451116B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094704A (en) 1997-06-17 2000-07-25 Micron Technology, Inc. Memory device with pipelined address path
US6005823A (en) * 1997-06-20 1999-12-21 Micron Technology, Inc. Memory device with pipelined column address path
US6052134A (en) * 1997-12-22 2000-04-18 Compaq Computer Corp. Memory controller and method for dynamic page management
US6199145B1 (en) * 1998-02-27 2001-03-06 Intel Corporation Configurable page closing method and apparatus for multi-port host bridges
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6539440B1 (en) * 1998-11-16 2003-03-25 Infineon Ag Methods and apparatus for prediction of the time between two consecutive memory accesses
US6212598B1 (en) * 1998-11-30 2001-04-03 Micron Technology, Inc. Controlling a paging policy based on a requestor characteristic
US6199138B1 (en) * 1998-11-30 2001-03-06 Micron Technology, Inc. Controlling a paging policy based on a requestor characteristic
US6684304B2 (en) 1999-01-29 2004-01-27 Micron Technology, Inc. Method to access memory based on a programmable page limit
US6408371B1 (en) * 1999-01-29 2002-06-18 Micron Technology, Inc. Device to access memory based on a programmable page limit
US6678803B2 (en) * 1999-11-03 2004-01-13 Micron Technology, Inc. Method and device to use memory access request tags
US7958491B1 (en) 1999-11-26 2011-06-07 Micron Technology, Inc. Command line output redirection
KR100389916B1 (ko) * 2000-08-28 2003-07-04 삼성전자주식회사 메모리 모듈 및 메모리 컨트롤러
US6526483B1 (en) 2000-09-20 2003-02-25 Broadcom Corporation Page open hint in transactions
US6452869B1 (en) * 2001-02-26 2002-09-17 Advanced Micro Devices, Inc. Address broadcasting to a paged memory device to eliminate access latency penalty
FR2829253A1 (fr) * 2001-08-31 2003-03-07 Koninkl Philips Electronics Nv Controle d'acces dynamique d'une fonction a ressource collective
US7149857B2 (en) 2002-05-14 2006-12-12 Micron Technology, Inc. Out of order DRAM sequencer
US6976122B1 (en) * 2002-06-21 2005-12-13 Advanced Micro Devices, Inc. Dynamic idle counter threshold value for use in memory paging policy
JP4250989B2 (ja) * 2003-03-26 2009-04-08 日本電気株式会社 メモリアクセス制御装置
DE10333280B4 (de) * 2003-07-18 2007-10-25 Infineon Technologies Ag Halbleiter-Speicherbauelement, Vorrichtung mit Halbleiter-Speicherbauelement und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, wobei Speicherzellen aktiviert, und fallweise vorzeitig deaktiviert werden
US8028143B2 (en) * 2004-08-27 2011-09-27 Qualcomm Incorporated Method and apparatus for transmitting memory pre-fetch commands on a bus
US7405984B2 (en) * 2006-09-19 2008-07-29 Lsi Corporation System and method for providing programmable delay read data strobe gating with voltage and temperature compensation
JP2008117242A (ja) * 2006-11-07 2008-05-22 Seiko Epson Corp データ転送制御装置、及び、データ転送制御方法
JP5082727B2 (ja) * 2007-09-28 2012-11-28 ソニー株式会社 記憶制御装置、記憶制御方法およびコンピュータプログラム
KR101598828B1 (ko) * 2008-12-22 2016-03-02 삼성전자주식회사 메모리 장치의 페이지 오픈 시간 조절 방법 및 이를 이용한메모리 시스템
US9720859B1 (en) 2010-04-30 2017-08-01 Mentor Graphics Corporation System, method, and computer program product for conditionally eliminating a memory read request
US9224442B2 (en) * 2013-03-15 2015-12-29 Qualcomm Incorporated System and method to dynamically determine a timing parameter of a memory device
KR20160061704A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 페이지 상태 알림 기능이 있는 메모리 장치
US11029879B2 (en) * 2018-01-29 2021-06-08 Samsung Electronics Co., Ltd Page size synchronization and page size aware scheduling method for non-volatile memory dual in-line memory module (NVDIMM) over memory channel
US10942854B2 (en) 2018-05-09 2021-03-09 Micron Technology, Inc. Prefetch management for memory
US10714159B2 (en) * 2018-05-09 2020-07-14 Micron Technology, Inc. Indication in memory system or sub-system of latency associated with performing an access command

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335336A (en) * 1988-03-28 1994-08-02 Hitachi, Ltd. Memory device having refresh mode returning previous page address for resumed page mode

Also Published As

Publication number Publication date
US5848025A (en) 1998-12-08
KR100387317B1 (ko) 2003-08-21
JPH1125670A (ja) 1999-01-29
KR19990007462A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
TW451116B (en) Method and apparatus for controlling a memory device in a page mode
US6591323B2 (en) Memory controller with arbitration among several strobe requests
US20030191912A1 (en) Integrated memory having a memory cell array containing a plurality of memory banks, and circuit configuration having an integrated memory
TW550596B (en) Synchronous semiconductor memory device for controlling cell operations by using frequency information of a clock signal
GB2265035A (en) Method and apparatus for improved dram refresh operations
JP3922487B2 (ja) メモリ制御装置および方法
US8069303B2 (en) Method and apparatus for controlling memory precharge operation
US5253214A (en) High-performance memory controller with application-programmable optimization
JP3728468B2 (ja) メモリ制御装置
JP4229958B2 (ja) メモリ制御システムおよびメモリ制御回路
US7259998B2 (en) Method for controlling memories of a plurality of kinds and circuit for controlling memories of a plurality of kinds
US20050182868A1 (en) Apparatus and method for controlling memory
US6948046B2 (en) Access controller that efficiently accesses synchronous semiconductor memory device
KR20050122503A (ko) 명령어 스케줄링을 수행하는 메모리 제어장치 및 방법
JP3817327B2 (ja) データ処理システムにおいてチップ選択可能な装置をアクセスする方法および装置
US20020176316A1 (en) Semiconductor memory and method for operating the semiconductor memory
US6728143B2 (en) Integrated memory
JP2010129029A (ja) メモリアクセス制御装置およびメモリアクセス制御方法
JP3962850B2 (ja) Sdramの制御装置
US20040255077A1 (en) Microprogrammable SDRAM memory interface controller
TW544575B (en) Page organizer within memory controller
JP2009237980A (ja) マルチポートメモリおよび情報処理システム
JP4689965B2 (ja) メモリ制御回路およびメモリ制御方法
JP3479281B2 (ja) パケットバッファ制御方法および方式
JP3250377B2 (ja) メモリコントロール装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees