TW448500B - Method for patterning thin film - Google Patents

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TW448500B
TW448500B TW088122653A TW88122653A TW448500B TW 448500 B TW448500 B TW 448500B TW 088122653 A TW088122653 A TW 088122653A TW 88122653 A TW88122653 A TW 88122653A TW 448500 B TW448500 B TW 448500B
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film
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Masahiko Machida
Kiyotsugu Mizouchi
Akira Kubo
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Toshiba Corp
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Description

4485 Ο 〇 __案號 88122653五 '發明說明（1) a
發明之背景 本發明係關於一種薄膜以濕式餘刻形成囷案的方法β 主動矩陣型顯示裝置之陣列基板’係由如下構成：於破 璃等之透明絕緣基板上，配置成格子狀之複數條訊號線及 閘極配線；及，使用#晶質石夕（a - S i : Η )等之半導艘膜， 作為訊號線與閘極配線交又之交點附近的活性層，所形 的薄膜電晶體（TFT)。 近年，使附屬於陣列基板之驅動回路一體形成於同一武 板上的方法已實用化，炅於活性層上使用一比非晶質矽^ 移動度還高的多結晶矽)等。 TFT在許多情形下，係於閘極配線上設置問 2十形成-設有半導體膜、源極電極及沒極電極之逆交 ^ α电極、及% ::’有濕式蝕刻及乾式 每早位時間的處理能力很大， 物，故於平面顯示裝置可廣泛 對應於TFT之閘極配線 極電極等的各種圖案的形 刻，裝置的構成很簡單， 均一地蝕刻大面積的對象 採用濕式蝕刻。 ’被覆閘極配線之閘極 必須使閘極配線之端面 形成逆交錯型TFT之閘極配線時 絕緣膜為確實地使閘極配線絕緣， 加工成梯形。 ‘ 為解決上述技術問題，於_ 平9 -0 643 6 6號公報中揭示；％ 積層構造，以預定的比率I| 水調整濃度而成之混合醆進^ 開平4- 3 7 2 9 3 4號公報及特開 極配線乃以Α1膜與Mo膜形成 磷酸、醋酸、硝酸’使用以 钱刻，利用独刻率之差’使
O:\6U61991.ptc 4485 Ο 〇 案號 88122653 A_Μ 曰 修正 五、發明說明（2) 閘極配線形成梯形，亦 之積層膜的各膜蝕刻率 較容易地確實使閘極電 式#刻，不會受触刻液 可得到所希望 在揭示於上述 當基板浸於液 或、因蚀刻液 ，無法從基板 液浸透， 然而， 很高時’ 少氣泡、 氣體氣泡 會殘存著。 此氣泡殘存的部分因 不被蝕刻，而會殘留著 如此，Α1與Mo之積層 題：尤其圖案形成高密 短的部分，會產生短路 發明之概要 本發明之目的在於提 使用濕式蝕刻之圖案形 良率降低。 本發明之目的在於提 自由度很高之薄膜圖案 進而，本發明之目的 之薄膜形成方法。 本發明係使堆積於基 上的圖案層，而形成預 即，若依上述之公報，利用A 1與Mo 之差，使閘極配線形成梯形，俾可 極絕緣。又，若依各公報，因為濕 之黏度影響，而可充分地使（蝕刻） 之梯形形狀。 公報之製造方法中，蝕刻液之黏度 面下，浸入（蝕刻）液中之空氣的微 與導電性薄膜之反應而產生的微少 之圖案上的蝕刻對象分離，而有時 蝕刻液無法到達，A1與Mo之積層膜 〇 膜不會被蝕刻而殘留著係有如下問 度之部分，例如閘極配線間距離很 ，製品良率明顯降低。 供一種薄臈之圖案形成方法，其係 成時，不會產生殘留圖案而使製品 供一種使用於圖案成形之蝕刻液的 成形方法。 在於提供一種可均一地蝕刻大面積 板上之薄膜，依據配置於前述薄膜 定形狀的圖案，如此之薄膜形成方
O:\61\61991.ptc 第5頁 ^^^500 _索號.88122653 _±_h——g---修正__ 五、發明說明（3) 法包括如下步驟： 第1步驟：將基板浸潰於第1液中，依照圖案層而蝕刻除 去薄膜； 第2步驟：將第2液散布於基板之薄膜，洗淨基板； 第3步驟：將基板浸潰於第3液中，依照圓案層而姓刻除 去薄膜^ 圖式之簡單說明 圖1A~1E係放大1個圖素的周邊’依步琢順序說明本發明 之實施形態即陣列基板之製造步驟的概略圖；及， 圖2係用來作成一在圖1A-1E之步驟中所製造的陣列基 板，所使用的濕式蝕刻裝置之概略圖》 本發明之詳細說明 以下’使用圖面而說明主動矩陣型顯示裝置用之陣列基 板的製造方法，說明本發明之實施形態β 土 如圖1Ε所示，依本發明實施形態之製造方法所製造的主 動矩陣型顯示裝置用陣列基板，例如於破璃等之透明絕緣 基板101上’配置成約略平行且等間隔之未圖示的訊號 線、與訊號線之間介入的閘極絕緣5 0 8電氣絕緣、且與訊 號線正父而設置的閘極配線4〇5，乃配置成矩陣狀。又， 訊號線因電氣接觸於汲極電極512，故在圖1Ε上表示汲極 電極512 » 從分別與訊號線及閘極配線4 〇5之正交方向觀察，在訊 號線與閘極配線405交叉的交點附近，配置一畫像電極 510 ’其係包括：開關元件即逆交錯構造之TFT 501、及、 藉TFT 50 1分別與訊號線與閘極配線405連接之ΙΤ0
O:\6l\61991.ptc 第6頁 448500 —__案號88J22653__^月 曰 你不 五、發明說明（4) (I n d i u m T i η 0 X i d e )膜。 閘極配線405係於透明絕緣基板1〇i上至少具有積層著2 種類導電性材質之薄膜的積層構造^ ”
閘極配線405之下層的第1導電性薄膜3〇2 ,例如為含有 Nd 2%之A1合金（以下稱為Al-Nd合金），上層之第2導電性 薄膜303為Mo。 S 在此問極配線405上，例如介於“〇或51“等所構成之閘 極絕緣膜508，而形成一由a-si :h或p-Si等薄膜所構成的 半導體膜5 0 9。 在a-Si :H或p-Si膜之上部形成SiNx等所構成的通道保 護膜513。 在通道保護膜513之兩側而可與半導體膜5〇9接觸之部 分’形成接觸層514，其係包括一含有例如p作為雜質之n+ 型a-Si ·· Η等低電阻半導體，又，接觸層514係與半導體臈 50 9電氣連接。 接觸層514之上，形成源極電極511、汲極電極512及一 電氣連接於沒極電極5 12上之未圖示的訊號線。又，源極 電極51 1係與畫素電極51〇連接。又，在源極電極5η、汲 極電極512及半導體膜509上形成電極^以膜等構成之保護 絕緣膜515 » 上述之主動矩陣型顯示裝置用陣列基板，係以圖1A~1D 所示製造步驟來形成β .如圖1Α所示，在面積為550 mmx 650 mm之玻璃所構成之 透明絕緣基板丨〇 i上’分別藉濺鍍成臈積層A丨_Nd合金層 第1導電性材料）1〇2呈300 nm厚之薄膜，對於後段說明之
O:\61\6199l.ptc 第7頁 Λ_η 曰 ‘修正 -案號 88122653 五'發明說明（5) 蝕刻液*並積層比第1導電性材料即A1〜Nd人 Ϊ ί ^膜银刻速度快）之心層（第2導電性1 〇3呈50 nm 厚之涛膜’而形成Al-Nd合金膜與Mo膜。 導電性薄膜（A1-Nd)102，就使用來作為閘極配線時 之電阻值的限制，為求取低的電阻i ’厚度必須為300 n in ° 第2導電性薄膜（Mo )103，在蝕刻結束時，係完成之閘極 配線的肩部部份提供梯形者，形成呈2〇至5〇 nm之厚度， 又’若Mo層1〇3之厚度比20 nm還小，梯形形狀會成為Λ急劇 的傾斜’或，恐怕會在如下_之步驟積層的閘極絕緣膜形成 不完全者。 繼而’如圖1Β所示，於Mo層103上塗布光阻劑，藉未圖 示之曝光裝置曝光成預定的形狀，然後顯像，以形成光阻 圖案204(基板2 0 0完成）。 以下’使用圖2而利用後段說明之濕式蝕刻裝置，藉蝕 刻與前處理，以光阻劑2 0 4作為掩模而進行蝕刻，如圊1C 所示，蝕刻而殘留之預定形狀即形成Al-Nd合金膜302與Mo 膜30 3之2層（基板300完成）。 以下，除去光阻劑204，如圖1D所示，形成一邊緣部具 有梯形之閘極配線4 05(A1-Nd合金膜302 +Mo膜303)(基板 4 0 0完成）。 此處，閘極配線405係起因於與Al-Nd之银刻率的差， 為減輕因端面段差而造成之閘極絕緣膜的絕緣不良，梯形 角Θ大概形成3 0 ° » 其次，如圖1E所示，於閘極配線上形成厚330 nm之
O:\6i\6l991.ptc 第8頁 448500 _MM 88122653_年月日_修正__ 五、發明說明（6)
SiO膜506與厚50 ηπι之SiNx膜50 7，並使2層之積層構造的 閘極絕緣膜5 0 8堆積於閛極配線4 0 5上。 繼而’使基板不曝露於大氣，而在同一反應爐内，藉 CVD法連續形成a-si :H所構成的膜厚50 nm之半導體膜5〇9 及成為通道保護膜513之膜厚33 0 nm的SiNx膜。 此後’從反應爐内取出基板，以閘極配線4〇5作為掩 模’藉背面曝光法，使通道保護臈513自己整合地形成閘 極配線405。 再者’利用一以對應於TFT區域之方式所形成的掩模圖 案而曝光’顯像其曝光圖案-後，利用氟酸而進行濕式钱 刻’剝離光阻劑，作成預定形狀（島狀）的通道保護膜 513 « ' 然後’為得到良好的電阻性接觸，以氟酸處理半導趙膜 表面，藉CVD法堆積一由n+a-Si (乃含P作為雜質）所構 成的低電阻半導體膜厚5〇 nm。 以下’利用預定之掩模圖案而使通道圖案曝光，顯現其 通道圖案後，藉一使用CF4(四氟化碳）、Ο〆氧氣）之混合氣 體的CD£法，進行乾蝕刻，進而剝離光阻劑，而作成一成 為通道部之半導體膜509 » 繼而，藉濺鍍將IT0堆積成預定的厚度，塗布光阻劑， 對光阻劑藉預定之掩模圖案使圖案曝光，所曝光之圖案顯 像後，進行蝕刻，剝離殘留之光阻劑而製作畫素、 510 » 其後，以Mo ’ A1及Mo分別成為25 nm、250 nm、3〇 nm之 膜厚方式’藉濺鍍依序堆積，利用預定之掩模圖案，而使
O:\61\61991.ptc 第9頁 44850: _案號88122653_年月日 修正___ 五、發明說明（7) 訊號線、源'極電極511及汲極電極512之®案曝光，其圖案 顯像’再以預定的比率合碌酸、硝酸、醋酸及水，藉使用 此混酸液之滿式姓刻，一次加工成Mo，A1、Mo之3層。 其次’以源極電極5 1 1、汲極電極5 1 2作為掩模，藉使用 SF〆六氟化硫）、HC1、〇2及He之混合氣體的PE法，使殘存 於通道保護膜513上之低電阻半導體膜進行乾蝕刻，剝離 光阻劑後，形成Si Nx等之保護絕緣膜51 5，製作一包含圖 1E所示薄膜電晶體之主動矩陣型顯示裝置用陣列基板。 其次，使用圏2，詳細說明有關圓1C及ID所示之滿式姓 刻步驟《又’蝕刻裝置係梅成如下：互相連結且以純水稀 釋用以蝕刻之液體，可散布此液之前處理室6〇〇、第丨及第 2之钱刻室700、800及水洗室900。又，前處理室6〇q係因 與混酸之反應而產生之Mo的反應生成物會堆積於基板表 面’在後步驟之餘刻’使用一可用來作為抑制障礙發生之 前處理。 蝕刻裝置係於裝滿蝕刻液之水槽72 5中，具有.用以使 玻璃基板101移動之複數報727、728，及，配置成蝕刻液 均一散布於基板全體之複數喷灑嘴72 6。 輥727、728係將基板浸潰於蝕刻液之散布及液中時，為 使蝕刻液遍及四處，反覆旋轉方向之反轉，並使基板小刻 度地往復運動β ^ 在第1钱刻室7 0 〇係設有一可用以檢測餘刻终了之ε ρ μ (End Points Monitor) 777 ’藉此’可以浸潰進行剛好钱 刻。 第2蝕刻室800係除去不希望殘留的膜、及、於閘極配線
O:\61\61991.ptc 第10頁 4485 ί
_案 _號_.迎122653 车 a B 五、發明說明（8) . "' 405形成預定形狀之梯形。如此’藉2個蝕刻室之上 理，可提高生產性。 蝕刻液係以預定的比率混合磷酸、硝醆及醋酸，加入水 而使經調整濃度之混酸液維持於4 〇 °c的蝕刻液。又，姓刻 液之黏度為（24± 5)x 1〇-2 p〇iSe (40X：)。 以如此之條件，將於Al-Nd合金膜1〇2與Mo膜1〇3上形成 光阻劑204之基板101，搬送至充滿蝕刻液之蝕刻室？〇()的 钱刻槽725。其後’以光阻劑20 4作為掩模，如圊κ所示， 進行A l-Nd合金膜3 0 2與Mo臈303之兩層的濕式蝕刻，可得 到預定的形狀。 〜 詳而言之’係將於A l-Nd合金層1〇2與M〇膜1〇3上形成光 阻劑204之基板20 0，從前處理室60〇之基板插入口62ι投入 嵌刻裝置内。又，前處理室6 00係以純水將蝕刻液稀釋 50¾的濃度之前處理液，散布於基板2〇〇者，上述前處理 從喷灑頭631朝基板2 00噴射。 嗔灑頭631之喷嘴具有比基板2〇〇幅度還大的幅度之液嘴 射口，而使基板通過喷灑頭631，俾前述處理液均一地遍 及基板2 00之全面。 藉喷灑頭631供給前處理液之基板2〇〇，係通過防護革 622而由輥627、628構成之搬送機構629，搬送至前處理室 600内部’搬送至内部槽623内之預定位置。 繼而，從喷灑喷嘴626將先前說明之蝕刻液稀釋而成的 稀釋液（前處理液）散布10秒鐘於基板上2〇〇。又，隨著此 前處理室600之步驟，公知之蝕刻，亦即，直接將基板2〇〇 搬送至敍刻至7 0 0而進行姓刻’藉濃度高之混酸μ 〇之反
O:\61\61991.ptc 第11頁 448500 __ 案號 88122653 年月日 條正 五、發明說明（9) 應’而以蝕刻室7 0 〇之一般蝕刻則無法除去，產生不動態 膜，造成蝕刻殘留或殘渣，此等已被破認。 此處’本發明人等於蝕刻步驟之前，係使用將此稀釋液 (前處理液）散布10秒以上的步驟，抑制心產生的不動態膜 即蝕刻殘留的發生9 ' 前處理終了之基板2QQ係再藉輥627及628來搬送，並藉 空氣刀632 ’除去附著於基板上面及下面之稀釋液（前處理 液），搬送至第1之蝕刻室700。 基板200係從第1蚀刻室700之插入口721搬送至蝕刻室 内’藉噴灑頭731，喷射蝕刻液（其係與在後步驟之蝕刻槽 7 2 3中的蝕刻所使用的蝕刻液相同之組成）。又，噴灑頭 731係與先前說明之前處理室6〇〇的喷灑頭631相同，蝕刻 液可均一地遍及基板200之全面。因此，使用噴灑頭731， 基板2 0 0係最初通過流動之液體之間，與直接只以如下說 明之喷灑嘴726(内部槽723)散布蝕刻液時比較，蝕刻液易 均一地散布於基板。藉此’M〇與混酸之反應在基板2 〇〇之 面内變成更均一 ’與前處理室6〇〇之稀釋液散布的步驟— 起併用’可進一步減少蝕刻殘渣的發生。 藉喷濃頭731，噴射蝕刻液而全面潤濕之基板2〇〇，通過 第1触刻室700内之防護罩722，藉由以輥727 ' 728所構成 的搬送系729，搬送至内部層723之預定位置，從喷灑嘴 7 2 6散布蝕刻液約6秒。 繼而’藉喷灑嘴726散布蝕刻液，同時並花費15秒，於 水槽725内充滿蝕刻液，將基板2〇〇完全浸於蝕刻液中在 基板2 0 0完全浸潰於液中之時點，結束液體散布，使第1次
O:\61V61991.ptc 第12頁 485 Ο 〇 月 修正 曰 案號 88122653 五、發明說明（10) 浸潰產生之钱刻實施至剛好蝕刻之時間亦即3 3至3 5秒。 在本實施例中’至剛好蝕刻之時間係使用EPM 7 77來管 理。E^M 777係使光線照射基板之表面’檢測從基板之反 射光量’藉蝕刻依據有無應除去之薄膜而產生的反射光量 ，化來作為剛好蝕刻β在此例中，因薄膜為金屬膜，故 薄臈被除去而在基材露出之時點，反射光量會急劇減少。 例如，將此反射光量成為預定光量以下之時點判定為剛好 蝕刻。ΕΡΜ 777在其他方面為反射光量之變化量亦即以微 分值來判定等亦無妨。又，不為反射光，而藉透過基板之 光量來判定亦無妨。 〜 其後，將基板200取出至水槽725内之蝕刻液的液面上， 以輥7 27 ' 728之搬送系729，將基板20〇朝空氣刀732搬 送。空氣刀732係除去附著於基板2 〇〇之上面及下面的蝕刻 液者，使高壓之空氣朝預定的方向吹向基板2〇〇，可吹起 殘留於基板200之蝕刻液而除去。 藉空氣刀732 (在第1蝕刻室70 0使用）除去蝕刻液之基板 200 ’係搬送至第2钱刻室800 »又，第2蝕刻室8〇〇係實質 上與第1蝕刻室700相同的構造β 從第1姓刻室700所排出的基板2〇〇 ’係從第2蝕刻室8〇〇 之插入口821搬送至姓刻80 0室内，藉喷灑頭83ι，喷射蝕 刻液’此液係與設於後步驟之蝕刻槽823進行蝕刻時所使 用的蝕刻液相同組成。又，喷灑頭83】之構成係與先前說 明之前處理室6 00的喷灑頭631相同地，蝕刻液會均一地遍 及基板200之全面。又，使用於第2蝕刻室8〇〇十之蝕刻的 蚀刻液’其濃度及組成係相同於在第1姓刻室7 〇 〇所使用的
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__案號 88122653_年月日__修正____ 五、發明說明（Π) 餘刻液。 再者’基板200係藉由輥827、828所構成的搬送系829搬 送至内部槽823之預定位置。此處，從噴灑嘴826散布第2 钱刻液6秒鐘。又，從喷灑嘴82 6之蝕刻液的散布時間乃以 30秒為最大而設定於最適當時間内。 繼而’藉喷灑嘴826繼續散布蝕刻液，同時並花費1 5秒 鐘而於水槽825内裝滿蝕刻液，並將基板2 00完全浸潰於蝕 刻液中。 在基板200完全浸潰於液中之時點，結束液散布，藉第2 次之液浸潰’進行蝕刻，第1次之（第1蝕刻室7 〇 〇所進行 的）浸潰時間的1 6 0至1 7 0 Si之時間，亦即5 3至6 0秒鐘。 在第2蝕刻室8 0 0進行第2次蝕刻，例如因氣泡，在第1次 之（第1蝕刻室700所進行的）液浸潰中，使未進行蝕刻之部 分充分蝕刻，且，將蝕刻液充分浸透於光阻圖案2 〇4與第1 導電性薄膜30 2之間。又，第2次之浸潰時間比第1次之浸 潰時間還長，可良好地形成閘極配線4 〇 5的梯形。 又，在第1蝕刻室7 0 0與第2蝕刻室8 0 0進行之蝕刻，係亦 可將各別之餘刻時間設定於最適當而反覆數次β 然後’使基板200取出至水槽825内之蝕刻液的液面上， 藉由輥8 27、828構成之搬送系829，將基板2 00朝空氣刀 832搬送.在此狀態下’基板2〇〇成為如圖ic所示（經過蝕 刻）的基板3 0 0。 以下’以空氣刀832除去剩餘之蝕刻液的基板30〇 ,係搬 送至水洗室900，藉純水供給機構即喷嘴926，對基板300 之兩面供給純水而洗淨’同時藉由輥927、928所構成之搬
O:\61\6199Lptc 第14頁 案號88122653_年月日 修正 五、 發明說明（12) 送 機 構9 2 9 ，朝未圖示之乾燥室搬送 再 者 剝 離光 阻劑2 0 4 ，可得到具有如示於圖1D之2層構 造 的 閘 極 配 線405之基板400。 此 處 * 閘 極配 線405為減輕端面段差造成之 兒極絕緣膜 的 絕 緣 不 良 ，乃 形成梯 形 角Θ 為30 ° 。閘極絕 緣膜之梯形 角 Θ 因 設 定 於1 0 °至40 0 而可 抑制絕 緣不良的 發生。 如 以 上 說 明般 ，若依 本 發明 之薄膜 圖案的形 成方法，基 板 上 之 微 少 氣泡 可被完 全 除去 ，而不 會產生因 導電性薄膜 之 钱 刻 殘 留 造成 的短路 ， 可形 成圖案 ，藉此可 解決閘極配 線 間 之 短 路 不良 〇 - 又 9 使 液 浸潰 之蝕刻 時 間比 钱刻液 之散布時 間還長，以 液 浸 潰 作 為 触刻 的主要 方 法， 使閘極 配線加工 成肩部大概 呈 30 〇 之 均 一梯 形，可 抑 制與 閘極絕 緣膜之間 的層間不 良 0 又 本發 明不 限定於 上 述之 實施例 構造。 又 在 上 述例 中，係 說 明有 關一種 使用Al-Nd合金作為 閘 極 配 線 之 第1導電性薄膜的情形，但，A 1 -Nd 合金以外， 亦 可 為A1 或 其他 之A1合 金 等， 第2導電性薄膜除Mo以外， 亦 可 利 用 各 種於 姓刻率 具 有差 之材料 ，尤其是 金屬材料。 半 導 體 膜 可使 用 a- S i Η，但亦可為多結晶性矽膜或微 結 晶 性 矽 膜 等。 在 本 實 施 例之 钱刻中 乃使 用（24 土 5) X 1 Ο'2 P之黏度液 體 i 但 亦 可 為35 X 10_2 P之液體黏度， 可良好地進行蝕 刻 0 進 而 使 用於 触刻之 液 體， 可於每 一拙刻室 内進行改
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〇：\61\6l991.ptc
第16頁 4 4 8 5 0:： _案號 88122653_年月日__ 五、發明說明（14) 又，使本發明之圖案等形成方法適用於薄膜電晶體之閘 極配線之形成時，例如，使薄膜形成含有第1及第2之導電 性薄膜的構成，且，各別之薄膜的蝕刻率乃相異，因此， 可更容易地將閘極配線加工成梯形。 如以上說明般，若依本發明之薄膜的圖案形成方法，可 充分防止因薄膜之蝕刻殘留造成的短路不良，可大幅提昇 製造良率。又，以液浸潰進行蝕刻為主，而可促進液黏度 選定之自由度，藉此，可使薄膜加工成梯形，並能防止層 間不良等造成的製品良率下降。 圖式之符號說明 - 1 0 1 :絕緣基板 102 : Al-Nd合金層（第1導電性薄膜材料） 103 : Mo層（第2導電性薄膜材料） 2 0 0 :基板 2 0 4 :光阻圖案（光阻劑） 3 0 0 :基板 302 :第1導電性薄膜（A卜Nd合金膜） 303 ··第2導電性薄膜（Mo合金膜） 4 0 0 :基板 4 G 5 :閘極配線 501 :薄膜電晶體（TFT) 5 0 6 : SiO 膜 507 : SiNx 膜 5 0 8 :閘極絕緣膜 509 :半導體膜
O:\61\61991.ptc 第17頁 案號 88122653 五 '發明說明（15) 510 晝素電極 511 源極電極 512 1¾極電極 513 通道保護膜 514 接觸層 515 保護絕緣臈 600 前處理室 621 基板插入口 622 防護罩 623 内部槽 626 喷灑嘴 627 輥 628 輥 629 搬送機構 631 喷灑頭 632 空氣刀 700 第1蝕刻室 721 插入口 722 防護罩 723 蝕刻槽（内部槽） 725 水槽（蝕刻槽） 726 喷灑嘴 727 輥 728 輥 729 搬送系 修正
O:\61\61991.ptc 第18頁 4485 _案號88122653_年月日__ 五、發明說明（16) 7 3 1 :喷灑頭 7 3 2 :空氣刀 777 :EPM(End Points Monitor :独刻終 了點檢測器） 8 0 0 :第2蝕刻室 8 2 1 :插入口 8 2 3 :蝕刻槽（内部槽） 8 2 5 :水槽 8 2 6 :喷灑嘴 8 27 :輥 828 :輥 - 8 2 9 :搬送系 8 3 1 :喷灑頭 8 3 2 :空氣刀 9 0 0 :水洗室 92 6 :喷嘴 9 2 7 :輥 9 2 8 :輥 9 2 9 :搬送機構
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Claims (1)

  1. 448£ ' _案號88122653_年月曰 修正_ 六、申請專利範圍 1. —種薄膜之圖案形成方法，係使堆積於基板上之薄膜 依據配置於前述薄膜上的圖案層而形成預定形狀的圖案， 包括如下步驟： 第1步驟即將基板浸潰於第1液，依據圖案層而蝕刻除去 薄膜； 第2步驟即於基板之薄膜上散布第2液，再洗淨基板；及 第3步驟即將基板浸潰於第3液，依據圖案層而蝕刻除去 薄膜。 2. 根據申請專利範圍第1項之薄膜之圖案形成方法，其 中薄膜乃含有第1薄膜及配量於第1薄膜上之第2薄膜。 3. 根據申請專利範圍第2項之薄膜之圖案形成方法，其 中薄膜之中至少一者為導電性薄膜。 4. 根據申請專利範圍第1項之薄膜之圖案形成方法，其 中第2液為能蝕刻薄膜之蝕刻液。 5. 根據申請專利範圍第1項之薄膜之圖案形成方法，其 中第1液與第3液之組成及濃度為相同。 6. 根據申請專利範圍第1項之薄膜之圖案形成方法，其 中第1乃至第3之各步驟可依需要而重複數次。 7. 根據申請專利範圍第1項之薄膜之圖案形成方法，其 中形成於薄膜之圖案的梯形角係設定於10〜40°之範圍 内〇 8 .根據申請專利範圍第2項之薄膜之圖案形成方法，進 一步更包括如下步驟： 繼續第3步驟；
    O:\61\61991.ptc 第21頁 4^85 〇 _案號88122653_年月日_^_ 六、申請專利範圍 堆積一被覆薄膜之問極絕緣膜的步驟； 於薄膜上介由前述閘極絕緣膜而配置半導體膜之步驟； 及 形成一電氣連接於半導體膜上之源極電極及汲極電極之 步驟。 9.根據申請專利範圍第8項之薄膜之圖案形成方法，在 第2步驟之散布時間為3 0秒以内。 1 0.根據申請專利範圍第3項之薄膜之圖案形成方法，進 一步更包括如下步驟： 繼續第3步驟； 〜 堆積一被覆薄膜之閘極絕緣膜的步驟； 於薄膜上介由前述閘極絕緣膜而配置半導體膜之步驟； 及 形成一電氣連接於半導體膜之源極電極與汲極電極之步 驟。 11.根據申請專利範圍第10項之薄膜之圖案形成方法， 其中在第2步驟中之散布時間為30秒以内。
    O:\61\61991.ptc 第22頁
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769173B1 (ko) * 2001-09-12 2007-10-23 엘지.필립스 엘시디 주식회사 금속배선층의 형성방법 및 이를 이용한 액정표시소자의 제조방법
KR100675628B1 (ko) * 2002-10-16 2007-02-01 엘지.필립스 엘시디 주식회사 절연막 식각장치 및 식각방법
JP4181853B2 (ja) 2002-11-15 2008-11-19 Ｎｅｃ液晶テクノロジー株式会社 積層膜の複合ウェットエッチング方法
US6976585B2 (en) * 2003-04-15 2005-12-20 Entegris, Inc. Wafer carrier with ultraphobic surfaces
US20050208268A1 (en) * 2003-04-15 2005-09-22 Extrand Charles W Article with ultraphobic surface
US6923216B2 (en) * 2003-04-15 2005-08-02 Entegris, Inc. Microfluidic device with ultraphobic surfaces
US6911276B2 (en) * 2003-04-15 2005-06-28 Entegris, Inc. Fuel cell with ultraphobic surfaces
US6852390B2 (en) * 2003-04-15 2005-02-08 Entegris, Inc. Ultraphobic surface for high pressure liquids
US6845788B2 (en) * 2003-04-15 2005-01-25 Entegris, Inc. Fluid handling component with ultraphobic surfaces
US20040256311A1 (en) * 2003-04-15 2004-12-23 Extrand Charles W. Ultralyophobic membrane
US6938774B2 (en) * 2003-04-15 2005-09-06 Entegris, Inc. Tray carrier with ultraphobic surfaces
JP2004351272A (ja) * 2003-05-27 2004-12-16 Seiko Epson Corp 薄膜パターンの形成方法及びデバイスの製造方法、電気光学装置及び電子機器
KR101064626B1 (ko) * 2004-10-14 2011-09-15 주식회사 동진쎄미켐 박막트랜지스터 액정표시장치의 에칭 조성물
JP2006332209A (ja) * 2005-05-24 2006-12-07 Sharp Corp 薄膜トランジスタ基板及びその製造方法
US7946633B2 (en) * 2007-09-10 2011-05-24 Interlock Usa, Inc. Low friction adjustable roller pin
JP4747186B2 (ja) * 2008-06-02 2011-08-17 Ｎｅｃ液晶テクノロジー株式会社 積層膜の複合ウェットエッチング方法
KR20100090628A (ko) 2009-02-06 2010-08-16 주식회사 엘지화학 절연된 도전성 패턴의 제조 방법
WO2010090489A2 (ko) 2009-02-06 2010-08-12 주식회사 엘지화학 절연된 도전성 패턴의 제조 방법 및 적층체
CN105320313B (zh) * 2014-05-28 2020-07-21 群创光电股份有限公司 触控面板
TWI631205B (zh) * 2015-11-06 2018-08-01 東友精細化工有限公司 銀蝕刻液組合物和使用該組合物的顯示基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760351A (en) * 1986-08-22 1988-07-26 Northern Illinois University Multiple oscillator device having plural quartz resonators in a common quartz substrate
JPH01220449A (ja) * 1988-02-26 1989-09-04 Sharp Corp コンタクトホール形成方法
JPH0810686B2 (ja) * 1990-09-14 1996-01-31 株式会社東芝 半導体基板エッチング処理装置
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
US5633175A (en) * 1991-12-19 1997-05-27 Hitachi, Ltd. Process for stripping photoresist while producing liquid crystal display device
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
JP3079027B2 (ja) * 1995-11-28 2000-08-21 インターナショナル・ビジネス・マシーンズ・コーポレ−ション ウエットエッチング方法、ウエットエッチング装置
US6004881A (en) * 1997-04-24 1999-12-21 The United States Of America As Represented By The Secretary Of The Air Force Digital wet etching of semiconductor materials
TW418539B (en) * 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display

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