TW444238B - A method of making thin film - Google Patents

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Tetsuo Matsuda
Hisashi Kaneko
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Description

五、發明說明（1) [發明之領域] 本發明與一種形成薄膜之方法，尤與半導體裝置之配線 等所使用金屬膜之形成方法有關。 [發明之背景] 用電鍍法形成金屬膜時，金屬膜在形成薄膜初期強烈受 底子（#Liner#)之影響。例如、就用氮化鈦膜做為底膜 (#Liner 並用電解電鍍法形成銅膜之情形敘述。將 氮化鈦膜膜厚為200 nm並在氮化鈦膜上形成500nm厚之銅膜 時’銅之結晶粒徑為約1 〇 〇 n m。如此電鍍膜之結晶粒徑小 之理由以為如下。 在膜成長初期階段，底膜表面產生多數核。以此等核為 起點一口氣開始電鍍金屬之結晶成長。由於結晶成長互相 被阻礙，致金屬電鍍獏之結晶粒徑變小。 配線等使用結晶粒徑小之金屬電鍍膜時，將產生電子移 動耐性惡化之問題。因電子移動易沿結晶粒界進行之故。 故、先前之方法要形成電子移動耐性優異之結晶粒徑大之 金屬電鍍膜困難。 一方面、半導體集成電路之配線形成過程，逐漸廣用配 線金屬之埋進過程（所謂金屬鑲嵌（#Damascene#)法）。此 為將金屬膜埋進形成在層間絕緣膜之配線溝（或配線溝及 連接孔）後’以研磨去除多餘之金屬膜之技術。金屬鑲嵌 法亦已檢讨做為電鍍法有希望方法之一。 金屬鎮嵌法之鋼電鍍膜之形成過程如下。首先、將混金 屬膜及銅膜形成在層間絕緣膜之配線溝及連接孔。此等膜
4 44 238 五、發明說明（2) 具有供電層（#Electric current supplying layer#)之功 能。供電層即成為電解電鍍時之電流導入用導電膜。然 後、以電解電鍵法將銅膜形成在供電層上。以電解電鍵法 將鋼膜形成在供電層上時，在電解電鍍初期階段需有充分 之電子供給電鍍液（電鍍液中之銅離子）。因此、供電層有 某程度以上之導電性、換言之有最低膜厚存在。 惟、配線溝或連接孔細小時，上述方法將發生以下問 題。供電層之形成一般採用濺射法，惟濺射法之段差被覆 性（？Step coverage#)不良。因此、在溝及孔之底部附近 膜厚較薄’而溝及孔之上方附近產生懸垂^故欲確保溝及 孔之底部附近充分之供電層膜厚，勢必加大溝及孔之上方 附近之懸垂。懸垂加大時將妨礙電鍍液侵入。結果、在電 鑛膜中形成空隙（#Void#)或接縫（#seam#)，形成質優之金 屬電鍍膜有困難。 配線等若使用具有空隙或接縫之金屬電鍍膜時，將產生 電子移動耐性惡化之問題。因空隙或接縫將助長電子移動 之故。故、先前之方法欲在溝或孔内形成電子移動耐性優 異之質優金屬電鍍膜有困難。 發明之概述: 本發明之第1目的為：提供能形成電子移動耐性優異、 結晶粒徑大之金屬電鍍膜之半導體裝置製造用形成薄膜之 方法11 本發明之第2目的為•提供能在溝或孔内形成電子移動 耐性優異'質優之金屬膜之半導體裝置製造用形成薄膜之
444238 五、發明說明（3) 方法。 第1發明有關之半導體裝置製造用形成薄膜之方法，包 含：形成第1金屬膜之步驟，基板上連續膜；形成第2金屬 膜之步驟’在形成前述第1金屬膜之基板上之不連續膜； 及形成第3金屬膜之步驟’在形成前述第1及第2金屬膜之 基板上以電鍍法形成。 ' 依本發明，不連續膜之第2金屬膜（從別的觀點而言、即 分散形成之第2金屬膜）具有形成第3金屬膜時之核之功 能。第3金屬膜從該核之部分優先成長。故控制此核之密 度即可形成結晶粒徑大之金屬電鍍膜（第3金屬膜）。例 如、形成約微米之金屬電鑛膜’即可得質優之金屬 電鍍膜。故、可增進金屬膜之電子移動耐性。 從分散形成之第2金屬膜具有形成第3金屬膜時之核之功 能之觀點上，將第3金屬膜比第1金屬膜上優先形成在第2 金屬膜上以選擇第1、第2及第3金屬膜之各金屬材料為 宜。 尤其、第2金屬膜之金屬材料與第3金屬膜之金屬材料相 同為宜。此乃因若構成第3金屬膜之金屬結晶狀態（格子常 數等）與第2金屬膜相同或近似時，即可增進第3金屬膜之 結晶性及純度專之故。若構成兩金屬膜之各金屬之格子常 數差異大時’電阻率增高、且加大基板面内電阻率之不均 勻。 將金屬材料堆積在表面具有段差之基板上，即可得前述 第2金屬膜之不連續性。尤其、以濺射法堆積前述金屬材
第6頁 五、發明說明（4) 料為宜。 在形成第3金屬膜之前，使其在構成第1金屬膜之金屬與 構成第2金屬膜之金屬間產生合金反應亦可。如此、使其 產生合金反應，即可在第1金屬膜與第2金屬膜間獲得強大 密接力，而能形成信賴性高之薄膜。 形成第3金屬膜之電鍍法，可舉電解電鍍法、無電解電 鍍法、置換電鍍法等。尤以使用電解電鍍法或無電解電鍍 法為宜。用電解電鍍法形成第3金屬膜時，將第1金屬獏做 為電極使用亦可。 又、前述第1金屬膜，以形成在至少溝及孔之一方形成 之基板上為宜。 第2發明有關之半導體裝置製造用形成薄膜之方法，包 含：形成第1金屬膜之步驟，在至少溝及孔之一方形成之 基板上具有無電解電鍍之種材功能；形成第2金屬膜之步 驟，以無電解電鍍法形成在前述第1金屬膜之基板上；及 形成第3金屬膜之步驟，以電解電鍍法形成在前述第1及第 2金屬膜之基板上。 適當選定第1、第2及第3金屬膜即可，惟第1及第2金屬 膜使用同一金屬材料形成，或第1、第2及第3金屬膜使用 同一金屬材料形成為宜。 第9圖係對第1金屬膜（第9圖之例係以濺射法形成之銅 膜）膜厚之第2金屬膜（第9圖之例係以無電解電鍍法形成之 銅膜）膜厚（第9圖之例係無電解電鍍處理1 0分鐘後之膜厚） 之測定結果。又、第9圖係在第1金屬膜下層矽氧化膜上形
^44238 五、發明說明（5) 成混金屬膜之例。 由第9圖可知、第1金屬膜無、或極薄時，第2金屬膜幾 乎無法形成。又可知、第1金屬膜膜厚達約3ηιη以上時，第 2金屬膜之成膜急激進展。此可認為因第1金屬膜發揮促進 以無電解電錄形成之第2金屬膜成長之種材功能之故。 又、兹所謂種材（#種材= Seed#)係指第1金屬膜具有促進第 2金屬膜之成長之種源（#種源= s〇Urce#)功能之意。 故、預先形成第1金屬膜，即能以無電解電鍍法有效形 成第2金屬膜。又、因第2金屬膜係以無電解電鍍形成，故 段差被覆性（#Step coverage#)優異，溝或孔部分幾乎不 產生懸垂。故、以電解電鍍法在第2金屬膜上形成第3金屬 膜，即可將第3金屬膜以勻質埋進溝及孔内。 如此、依本發明可得質優之金屬膜，而可增進金屬膜之 電子移動财性。 第1金屬膜之膜厚以3nm以上為宜。通常、在基板上全成 膜區域以3nm以上為宜。又、已確認第1金屬膜之膜厚達約 5 nm以上時，可增進與混金屬之密接性。由此點、第1金屬 犋之膜厚以5nm以上為宜。 第10圖係表示對第1金屬膜膜厚之第3金屬膜表面粗缝程 度之測定結果。兹表示第1、第2及弟3金屬膜使用銅之情 形，與第1、第2及第3金屬膜使用銀之情形。由此圖可 知、第1金屬膜之膜厚達約以上時’第3金屬膜表面粗 輪裎度急激惡化。故、可取此值做為第1金屬膜膜厚之上 限。
第8頁 Λ4423Β 五、發明說明（6) <^/乂上i清形 '第1金屬膜膜厚d之範圍’以 =nm為宜°通常在基板上全成膜區域以上述範圍為 宜。 其次、今明货〇 a ^ °巧弟2金屬膜形成後之表面電阻。電解電鍍係
在電解液中相對故A 二 對將負電位施加於基板，使金屬之正離子附
著在基板表面去。m L g, . ^ ^ 考 因此、需能充分通電流之導電層。第1 1 圖係表不對供電居f t ,Λ ^ ^ ,, h 屑C第11圖之例為混金屬膜+第1金屬瞑（以 濺射形成之鋼獏）+ @9as " e、、 也工办 ;+第2金屬胰（以無電解電鍍形成之銅 犋））之表面電阻（薄眉_ 胃洱層電阻）與電解電鍍之電流密度。由此 圖可知、為了電解雷辆捉士、e ^ ^ ^ m ^ m ^ X腠成長’使第2金屬膜形成後之基 板表面薄層電阻為約0.4歐姆以下為宜。通常在基板上全 成膜區域以〇·4歐姆以下為宜。 ~且 因超過此值時、不起（戎搞 不易起）初期電解電鍍作用，故蔣& q a s π Κ及極 為困難。 故將第3金屬膜埋進溝或孔極 又、在第形成至第2金屬膜形成之間，或第2金 屬膜形成至第3金屬膜形成之間，冑因氧化物等變質第層來 成在各膜界面之虞。故、在第！金屬膜形成後且 形成前钱刻^金屬琪表面’或在第2金屬膜形成後且 金屬膜形成前蝕刻第2金屬膜表面亦可。、… 、 變質層之觀點而：美：開始形成第2金屬膜至；二形金成屬 膜形成之間，不將基板晒在大氣為宜。 ’ 較佳實洛例之詳纟色壶明: 以下、參考圖説明本發明之實施形態。 (實施形態1)
第9頁 五、發明說明（7) 參考第1圖•第3圖說明本實施形態之第1例、依無電解電 鍍法之銅膜之形成。 首先、如第1圖所示，在形成所希配備之梦基板11上形 成第1金屬獏、氮化鈕（TaN)膜12(膜厚20nm)。該氮化鈕膜 12係以用準直儀之濺射法形成。具體而言、在由氬與氮氣 形成之氣氛中濺射组靶。氮化钽膜12係以連續臈均勻形成 在矽基板11上。 其次、以濺射法形成第2金屬膜、銅膜1 3 (平均膜厚約 lnm)。具體而言、以基板溫度g4〇(rc，低成膜速度、短 時間濺射銅靶《氮化鈕膜12上之銅膜13，因表面張力凝 乂 Κ ， 表面觀 其次 銅膜14 基板23 鍵液使 液。銅 實質上 銅膜1 4 晶成長 14 〇 為不連續膜形成島狀。此種情形、由電子顯微鏡之 察予以確認。 、如第2圖所示’以無電解電鍍法形成第3金屬膜、 如第3圖所不’將形成氮化鈕膜12上之銅膜13之 浸入電鍍槽21内之電鍍液22中，以形成銅膜14。電 用含有f元劑、甲醛水（福爾馬林）之硫酸銅水溶 比亂化钽祺12上優先成長於銅膜13上。因此、 二犋1 3具有做為銅獏u成長之核之功能。故、在 。結果、_ 、防止由鄰近成長膜之間互相阻礙結 ，° 、传成長極大粒徑（1 0 0 0〜2 50 Onm)之銅膜 如此形成之銅電鍍犋，俨賴 線之優異特性。又、不在^化 13而形成銅電鍍膜時，膜之密 性優異且電阻率低、具有配 组骐12上形成不連續之銅膜 接性顯著不佳。如本例、以
「〜0 修正 444 23 8 pr^mx 88113527 巧〇年 > 月η日 修正号_ sWiiCTTTBT^ 濺射法形成不連續銅膜1 3，亦可達成密接性之增進。 其次、參考第4圖〜第6圖說明本實施形態第1例之依電解 電鍍法之銅膜~之形成。 首先、如第1圖所示，在形成所希配備之矽基板3 1上形 成第1金屬膜、銀膜32(膜厚lOOnm)。具體而言、在氬氣氛 中濺射銀靶成膜《銀膜3 2係在矽基板3 1上形成均勻連續 膜。銀膜3 2具有電解電鍍時將電流供給基板用導電膜之功 能。 其次、以濺射法形成第2金屬膜、鈀膜3 3 (平均膜厚約 2 n m)。具體而言、以低成膜速度、短時間濺射鈀靶。銀膜 3 2上之鈀膜3 3，做為不連續膜形成島狀。此種情形、由電 子顯微鏡之表面觀察予以確認。其後更以5 0 0 °C 6 0分、在 真空中退火，使在銀膜32中銀之一部分與鈀膜33中鈀之一 部分間產生合金反應。即、形成銀與鈀之固溶體。由於形 成合金3 4可在銀膜3 2與鈀膜3 3之間得強大密接力。 其次、如第5圖所示，以電解電鍍法形成第3金屬膜、銀 膜3 5如下。 如第6圖所示，將形成銀膜32及鈀膜33之基板43浸入電 鍍槽4 1内之電鍍液4 2 (以硝酸銀溶液為底子之電鍍液）中。 將陽極、銀板4 4與基板4 3相對浸入電鍍液4 2中。以此狀 態、由電源4 5將負電位施加於基板4 3，並將正電位施加於 銀板4 4，通電流於兩者間（電流密度0 . 1 A / c m2)。如此開始 銀之電解電鍍，則在鈀膜3 3存在處因由鈀之觸媒作用，優 先引起銀之析出。故在銀膜35之成長過程中，可防止由鄰
O:\59\59866.ptc 第11頁 2001.02.06.011 料 1 “4238 88113527_ 年 a 月 修正 a -a 近成長膜之間互相阻礙結晶成長。結果、得成長極大粒徑 (500〜2000nm)之銀膜35 。 其次、參^第7 A圖及第7 B圖說明本實施形態之第3例。 本例係利用形成在基板表面之段差形成第2金屬膜之不 連續膜。 首先、如第7 A圊所示，在形成所希配備之矽基板5 1上彤 成絕緣膜5 2。接著在絕緣膜5 2形成配線溝5 3及連接孔5 4。 然後、以C V D法形成第1金屬膜、氮化鈦膜5 5。因使用C V D 法故即使基板表面有段差亦可形成連續膜。C V D法因氣體 在基板表面熱分解而形成膜，故可得良好之段差被覆性。 其次、以濺射法形成第2金屬膜、銅膜5 6。因濺射法金屬 從金屬靶以直線向基板表面飛來，故溝5 3及孔5 4無法獲得 充分之段差被覆性。因此、溝5 3及孔5 4之側壁及底部之銅 膜成不連續膜。 其次、如第7 B圖所示，以電解電鍍法或無電解電鍍法形 成第3金屬膜、銅膜57。與前述第1及第2例同樣，可形成 結晶粒徑大之銅膜5 7。然後、以C Μ P等去除多餘之膜，即 可在溝5 3及孔54選擇性殘留銅膜57。 (實施形態2 ) 參考第8 Α圖〜第8 D圖所示步驟圖說明本實施形態之第1 例。 首先、如第8 A圊所示，在形成電晶體等活性元件之矽基 板1 1 0上，堆積層間絕緣膜1 1 1、添加氟之矽氧化膜。接著 使用照相石版印刷與乾蝕刻形成配線溝1 1 2及接線孔1 1 3。
O:\59\59866.ptc 第12頁 2001.02.06.012 4 4^238 五、發明說明（ίο) 其次、如第8B圖戶斤_ ，以反應離子濺射（#Reactive i〇n 2〇_)。由實驗確1積成為混金屬膜U4之氮化组膜（膜厚 法之銅膜。1後遇氮化鈕膜上無法直接成長無電解電鍍 r 9 Λ 、 依濺射法形成成為第1金屬膜11 5之銅膜 C 朕厚20nm)。若 ^ ,, 0 ^马此種程度之膜厚幾乎可忽視懸垂。銅膜 啦·程·、深孑Li丄1 d底抑If, , ^ > r - °卩附近側壁為最小，在此部分之銅膜11 5之 膜厚為3, 5nm。 人如第8C圖所示’依無電解電鍍法形成成為第2金 膜11之銅膜（膜厚8〇nm) β此時、鋼膜發揮做為銅膜 116之種材（#種材= Seed#)之功能。無電解電鍍法亦可在溝 或孔内’獲得比較均勻之膜成長速度。茲以無電解電鍍法 幵y成之銅膜及依濺射法形成之銅膜之電阻率均約為 〆 cm 故、形成在連接孔底部附近側壁之銅膜（銅膜 115 :膜厚3.5nm +銅膜116 :膜厚76nm=膜厚795nm)之表 面電阻〔薄層電阻）如下。 2 # Ω · cm/79_ 5 X 10-7cm = 0· 125 Ω 又、無電解電鍍液，使用硫酸銅溶液含有還元劑、曱醛 者0 其^、如第8D圖所示，依電解電鍍法形成8〇〇nm成為第3 金屬膜117之鋼骐。在該電解電鍍過程中、氮化鈕臈U4、· 銅膜1 1 5及銅膜116，做為電解電鍍之供電層功能。又、電 解電鑛液可使用硫酸銅溶液添加PH控制劑、鹽酸者^銅膜 1 1 7可不致形成空隙或接縫、質勻埋進直徑〇· 2 # m、深度、 1. 2 " m之連接孔。
O:\59V59866.PTD 第13頁 444 23 8 五、發明說明（11) 以上過程後、例如以CMP法研磨，將配線用銅膜以選擇 性殘留在配線溝及連接孔内。 又、上述例雖第1金屬膜115、第2金屬膜lie及第3金屬 膜1 1 7均使用銅’惟並不受此限制。可適宜選擇配線形成 處理所需材料及膜厚。 例如、亦可使用以CVD法形成之氮化鈦膜（膜厚15nm)做 為混金屬膜114 ’第1金屬膜115使用鎳（獏厚25nm)，第2金 屬膜116使用白金（膜厚8〇nm)，第3金屬膜η?使用銀（膜厚 1 2OOnm) °此時、白金之無電解電鍍可使用氣化白金水溶 液，銀之無電解電鍍可使用硝酸銀水溶液，分別做為電鍍 液。又、第1金屬膜亦可使用合金以降低第2金屬膜形成後 之表面電阻。 其次' 使用第8 A圖·'第8 D圖，說明本實施形態之第2例。 首先、如第8 A圖所示’在形成電晶體等活性元件之矽基板 1 1 0上’堆積層間絕緣膜1 1 1、添加氟之石夕氧化膜。接著使 用照相石版印刷與乾触刻形成配線溝11 2及接線孔1 1 3。 其次、如第8B圖所示，以反應離子濺射（#Reactive i〇n sputtering#)法堆積成為混金屬膜1 14之氮化钽膜（膜厚 20ητη)。其後、依錢射法形成成為第1金屬膜us之銅膜（膜 厚 2 0 n m )。 至此之步驟同第1例。 其次、移至第8 C圖所示步驟。首先、將基板浸於充滿純 水之電鍵槽。接著將硫酸徐徐添加於電鍍槽之純水，最後 加至規定濃度0 5保持5分鐘。由此、以餘刻去除形成在銅
第14頁 t 444238
或碳化物形成），因將基板 ^7 £3 文負層，故基板仍應保持在液 五、發明說明（12) 膜Π5表面之變質層（由氧 拉上大氣中時再度形成表 中。 其次、以純水更換溶出一邻、 以無電解電鍍液（使用與第丨^ ^鋼臈11 5之豨硫酸，接著 種處理時’亦不將基板妆上大^同者）更換純水。在做此 解電鍍在銅膜115上形成成為^中而保持在液中。以無電 形成銅m㈣以純水更換f/魅屬常膜116之銅膜。 電鍍液（使用靼第1你丨相η丰Γ，、 電錄液。接著以電解 ΐ = Λ 者）更換純*。將I板保持在電 解电鍍液使銅膜1 1 6表面被蝕刻，去除氧化物等】 面變質層。 衣 然後、將負電位施加於基板’如第8 D圖所示、以電解電 鍍法形成成為第3金屬膜117之鋼瞑。在即將完成電解電梦 前以純水更換電解電鏟液，進行淨洗。 χ 如此、本例為進行一連串電鍍處理及水洗處理，不將基 板曝露於大氣進行。因此、各膜界面不致形成氧化物等不 純物’而可積層形成金屬膜。如此所得金屬骐，由於膜之 結晶性及純度上具有優異特性。此種傾向在連續形成同— 材料之金屬膜時特別顯著（但、未必為相同之材料）。又、 為了水洗及更換液之效率，搖動電鍍槽或將噴射流導入電 鍍槽更為有效C· 又、本例亦與第1例同樣第1、第2及第3金屬膜當可適宜 選擇銅以外之金屬材料。 說明：
第15頁 d4A238 五、發明說明（13) 第1圖係依照本發明之第1實施形態第1例有關製造步驟 之一部分圖。 第2圖係依照本發明之第1實施形態第1例有關製造步驟 之一部分圖。 第3圖係依照本發明之第1實施形態第1例有關無電解電 鍵步驟圖。
第4圖係依照本發明之第1實施形態第2例有關製造步驟 之一部分圖D 第5圖係依照本發明之第1實施形態第2例有關製造步驟 之一部分圖。 第6圖係依照本發明之第1實施形態第2例有關無電解電 鍍步驟圖。 第7 A圖及第7B圖係依照本發明之第1實施形態第3例有關 製造步驟圖。 第8 A圖〜第8 D圖係依照本發明之第2實施形態有關製造步 驟圖。 第9圖係本發明之第2實施形態有關之圖，表示第1金屬 膜之膜厚與第2金屬膜膜厚之關係圖。 第1 0圖係本發明之第2實施形態有關之圖，表示第1金屬 膜之膜厚與第2金屬膜表面粗糙程度之關係圖。 第1 1圖係本發明之第2實施形態有關之圖，表示供電層 表面電阻與電解電鍍之電流密度之關係圖。 圖號說明： 1 1、3 1、5 1、1 1 0 · · •矽基板
第16頁 444 23 8 五、發明說明（14) 12 · • · 氮化鈕（TaN)膜 13、 14 · .•銅膜 21 * • · 電鍍槽 22、 42 · ••電鍍液 23 > 43 * • •基板 32 · 銀膜 33 · 鈀膜 34 合金 41 · 電鍍槽 42 · 電鍍液 44 · 銀板 45 · 電源 52 * 絕緣膜 53、 112 •..配線溝 54、 113 • ••連接孔 55 · _ * 氮化鈦膜 56 ' 57 • ••銅膜 111 •層間絕緣膜 1 14 •混金屬 1 1 5 •第1金屬膜（銅 116 •第2金屬膜（銅 117 •第3金屬膜（銅
第17頁

Claims (1)

  1. 2 3 8
    88113527 年v月 曰 修正
    O:\59\59866.ptc 第1頁 2001.05. 03.019 Λ44238案號88113527 年月日 修正 成 形 方 1 之 孔 及 溝 少 至 在 成 形 係 膜 屬 金 11 第 述 圍前 範中 利L 專其 請 申， 六法 含 包 法 方 之 膜 薄 成 形 用 造 製 體 導 〇 半 上種 板一 基8. 之 具 第上 成板 形基 之 成 BR, 賜 步 之 膜 屬 金 有 形 方 之 孔 及 溝 少 至 在 係 其 者 能 功 材 0 之 痩 *"β_ ，及， 驟；驟 步上步 之板之 膜基膜 屬之屬 金膜金 2屬3 第 第^ ^ ^ 形Ρ形 述 前 在 成 形 法 鍍 電 解 電 無 以 係 其 前 在 成 形 法 鍍 電 解 |下& -^a「 以 係 其 屬 金 1 同 用 使 係 膜 !金 體2 導第 半述 之前 項及 8膜 屬 金 尜1 屬利第 金專述 2請前 第ί 中中 1如其 第9 述 法 上 板 基第 之圍 膜 方 之 膜 薄 成 形 用 造 製 之金 膜一 薄同 成用 形使 用係 造膜 製屬 體金 導3 第 述 前 ;及 第膜 圍屬 範金 利2 專第 ~ 請d 。申前 ▲如申 形 其 料10, 材 法 半 之 項 成 形 料 材 如 第 述 前 中 其 法 力VII 之m) 膜(η 薄d C <- 成} 形nm 用C 3 造為 製圍 體範 導之 半d ，厚 之 模 項J 9之 第膜 圍屬 範金 利 專 請 申 造 製 體 導 半 之 項 法 第 述 前 且 後 成 形 丨膜 第屬 圍金 範 利 專 請 申 如 第 述 前 在 ^1 其 方前 之成 膜形 薄膜 成屬 形金 用 下 以 姆 歐 4 ο 為 阻 ^B「 膜 薄 之 面 表 板 基 方 之 膜 薄 成 形 用 造 製 體 導 半 之 項 8 第 圍 利 專 請 申 如 其第 ’刻 法蝕 前 成 形 膜 屬 金 2 第 述 前 且 後 成 形 膜 屬 金 11 第 述 前 在 面 表 膜 屬 金
    O:\59\59866.ptc 第2頁 2001.05. 03. 020 444 2 3 8 _案號88113527_年月曰 修正_ 六、申請專利範圍 14. 如申請專利範圍第8項之半導體製造用形成薄膜之方 法，其中在前述第2金屬膜形成後且前述第3金屬膜形成前 蝕刻第2金屬膜表面。 15. 如申請專利範圍第8項之半導體製造用形成薄膜之方 法，其中在開始形成前述第2金屬膜至前述第3金屬膜形成 完成間不將基板曝露於大氣。
    O:\59\59866.ptc 第3頁 2001.05.03.021
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
WO2002004704A2 (en) * 2000-07-11 2002-01-17 Applied Materials, Inc. Method and apparatus for patching electrochemically deposited layers using electroless deposited materials
US6511912B1 (en) * 2000-08-22 2003-01-28 Micron Technology, Inc. Method of forming a non-conformal layer over and exposing a trench
KR100400765B1 (ko) * 2000-11-13 2003-10-08 엘지.필립스 엘시디 주식회사 박막 형성방법 및 이를 적용한 액정표시소자의 제조방법
US20030008243A1 (en) * 2001-07-09 2003-01-09 Micron Technology, Inc. Copper electroless deposition technology for ULSI metalization
DE10302644B3 (de) * 2003-01-23 2004-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels stromloser Abscheidung unter Verwendung eines Katalysators
US20050067295A1 (en) * 2003-09-25 2005-03-31 Dory Thomas S. Deep via seed repair using electroless plating chemistry
US7064065B2 (en) * 2003-10-15 2006-06-20 Applied Materials, Inc. Silver under-layers for electroless cobalt alloys
US8505199B2 (en) * 2007-08-15 2013-08-13 Tessera, Inc. Method of fabricating an interconnection element having conductive posts
US7905994B2 (en) 2007-10-03 2011-03-15 Moses Lake Industries, Inc. Substrate holder and electroplating system
US8262894B2 (en) 2009-04-30 2012-09-11 Moses Lake Industries, Inc. High speed copper plating bath
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US10133428B2 (en) * 2015-05-29 2018-11-20 Samsung Display Co., Ltd. Flexible display device including a flexible substrate having a bending part and a conductive pattern at least partially disposed on the bending part
CN109247003A (zh) * 2018-04-12 2019-01-18 庆鼎精密电子（淮安）有限公司 电磁屏蔽膜及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3501265B2 (ja) 1997-10-30 2004-03-02 富士通株式会社 半導体装置の製造方法
US5897368A (en) * 1997-11-10 1999-04-27 General Electric Company Method of fabricating metallized vias with steep walls
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6169024B1 (en) * 1998-09-30 2001-01-02 Intel Corporation Process to manufacture continuous metal interconnects

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