TW442792B - Integrated memory - Google Patents

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A7 B7 442 79 2 五、發明說明（f ) 本發明係關於一種積體式記億體。 在US 4807193A中描述一種DRAM,其具有單一電晶體 /單一電容器型式之記億胞。由位元線上之記億胞之一 所讀出之信號是由謓出放大器所放大。須經由字元線來 選取記億胞，字元線是與記憶胞電晶體之控制端相連接 。讀出放大器因此可即時（r e a 1 t i m e )放大所讀出之資 訊，其具有一傾驅動輸入端，驅動信號傳送至此驅動輸 入端，驅動信號是舆字元综上之電位有關。以此種方式 可確保：讀出放大器只有當字元線之電位已達到一種指 定之位準時才會受驅動（active),於是可由此種已由宇 元線所選取之記億胞開始讓取。US 4807193 A是有關一 種只有一條字元線之記億體。 本發明之目的是提供一種積體式記億體，其具有多條 字元線和位元線，其中須以時間最佳化之方式驅動至少 一個評估單元以便對這些由記億胞中讀出至位元線上之 資訊進行評估，這些資訊至少是用於多條字元線中。 此種目的是以申請專利範圍第1項之積體式記億體來 逹成。本發明有利之其它形式敍述在申請專利範圍各附 屬項中。 本發明之積體式記億體具有記億胞以便儲存資訊，記 憶胞在記億胞陣列中是配置在位元線和字元線之交叉點 處。此外，記億醴具有字元線解碼器，經由此字元線解 碼器可對字元線定址，另具有至少一個評估單元以便對 此種由記億胞中謓出至位元線上之資訊進行評估，評估 -3 - 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -----"-------1妓--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 442 792 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（y) 單元具有一個驅動輸入端。此外，記億體具有邏輯單元’ 其具有：一些輸入端（其是與每一條字元線之與字元線解 碼器相遠離之末端相連接）及一個輸出端（其是與評估單 元之驅動輸入端相連接），邏輯單元是用來進行或（OR)邏 輯之功能。 在此種積體式記憶體中，其亦可爲一種任意之記憶 體，其具有位元線和字元線以及至少一個栢對應之評估 單元。本發明因此不但適用於可寫入之記憶體（例如 DRAMs、SRAMs ' 快閃式（flash)記憶體以及 EEPROMs) 而且亦適用於唯讀記憶體（ROMs)。 由於邏輯單元是與字元線之此種與字元線解碼器遠離 之末端相連接，則只有當所有之字元線已充電時，才可 藉由解碼器來選取指定之字元線以及使邏輯單元之輸入 端上之字元線（其與解碼器相連接）之電位發生變換》字元 線上之新的信號位準之增大是由解碼器開始而在字元線 之與解碼器相遠離之末端方向中進行。邏輯單元與字元 線之末端相連接時所具有之優點是：當此種實際上經由 解碼器而被定址之字元線之位準變換作用在邏輯單元之 輸入端時，則這些與字元線相連接之記憶胞之與解碼器 相離最遠者亦能可靠地被選取。因此，只有當各字元線 之與字元線解碼器相遠離之末端上可辨認一種位準變換 時，則邏輯單元才會對評估單元之驅動輸入端產生影 響。此外，本發明之優點是：就所有與邏輯單元相連接 之字元線而言都能以時間最佳化之方式來驅動上述之評 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----1·-------' 裝--------訂·--------線' , (請先閱讀背面之注意事項再填寫本頁) 4 4279 2 A7 _B7_ 五、發明說明（々） 估單元。這可藉由邏輯單元之或（OR)邏輯來確保可達 成。就每一條與邏輯單元相連接之字元線而言，則只有 當邏輯單元之各別輸入端發生位準變換時此評估單元才 會被驅動。 依據本發明之其它形式，此積體式記億體是一種單一 電晶體/單一電容器型式之動態記億體（DRAK)，其各記 億胞分別具有一個記憶電容器，電容器之第一電掻是與 固定之第一電位相連而第二電極則經由選擇電晶體而與 位元線相連接。此外，其記億胞陣列在其邊綠上具有末 端記億胞，其與一般記億胞不同，即，不是用來儲存資 訊，而是用來使記憶胞之製程最佳化且其構造就像一般 記億胞一樣具有一個電容器及一値選擇電晶體。此種末 元末 字種 與此 之且 列件 陣組 胞之 億元 記單 在輯 置邏 配是 其 } Θ上 份面 "隹 一 之 少離 至遠 之相 胞器 億碼 記解 端線 人離 輸遠 之相 元器 單容 輯電 邏與 是之 端體 入晶 輸電 制擇 控選 之之 體胞 晶憶 電記 擇端 選末 之此 胞是 億於 記 。 端端 -----,------—> - ----- ---^-----I--- (請先閱讀背面之注意事項再填寫本頁) 之晶 元電 單擇 輯選 邏向 與面 是之 線器 導容 條電 此之 ，胞 接憶 連記 相端 線末 導此 條 ’ 一 接 與連 是相 端端 終出 之輸 經濟部智慧財產局員工消費合作社印製 連ij層 造 二 種 億 第d各 之I於 在 s利 固Θ有 與胞可 是億間 端記期 終端造 之末製 體 在 接 化 佳 最 程 製 使 來 用 間 期 生 産 之 憶 記 式 積 是，不 以渠種 可溝各 如生以 例産須 器須渠 容中溝 電板些 億基這 記，於 之胞由 胞億 。 憶記中 記成渠 ，製溝 生了在 産為成 所。形 層器極 些容電 這電之 由式器 是渠容 體溝電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明（4 ) 同之材料塡入以便製造電極或進行隨後之步驟，則在即 將製成之記憶胞陣列（其具有溝渠式電容器）之邊緣上在 施加這些層時會形成不規則性（例如，凸起）。這是由於： 記憶胞陣列之溝渠具有大量之層材料，其材料量較不具 備溝渠之此種記憶胞陣列附近之區域中者還多。除了一 般之記憶胞陣列之外，末端記憶胞（其通常不具備電性上 之功能）產生於記憶胞陣列之邊緣。由於末端記憶胞之構 造基本上是和一般之記憶胞相同，因此若記憶胞之記憶 電容器是溝渠式電容器，則未端記憶胞之電容器同樣是 溝渠式電容器。由於記憶胞陣列之邊緣上存在此種末端 記憶胞，則可確保：記億胞陣列內部中之各記憶胞之區 域中所產生之層都是很均勻的。所產生之各層只有在記 憶胞陣列之邊緣區域（其中配置一些末端記憶胞）中會受 到此種接面（其介於記憶胞陣列中所存在之溝渠結構和記 憶胞陣列外部無溝渠之區域之間）所影響。一般之記億胞 則不受影響。 本發明之上述形式所具有之優點是：這些通常不具備 電性功能之末端記憶胞可用來製成邏輯單元。因此不需 設置其它組件（其不使用末端記憶胞）來作爲邏輯單元 用。邏輯單元之空間需求因此較小。 本發明以下將依據圖式來詳述。圖式簡單說明如下： 第1圖積體式記憶體之實施例。 第2圖是第1圖之具有末端記億胞和一般記億胞之積 體式記億體之記憶胞陣列。 ---------------i ί -----^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公芨） 4 4 2 7 9 2 A7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明（i) '/第3圖是第1圖之邏輯單元之细節。 1第4圖記憶電容器之實施例。 ^第5圖邏輯單元之另一實施形式。 第1圖是DRAM型式之積體式記憶體，其具有多條水 平延伸之字元線WLi以及多條垂直延伸之位元線對BLK ’ /BLKe此種DRAM具有單一電晶體/單一電容器型式之 記億胞MC。在位元線BLK,/BLK和接地之間此種記億 胞MC具有一値η -通道型式之選擇電晶體T以及一梅記 億電容器選擇電晶體τ之控制端是與字元線中之一· 相連接。字元線WLi是與字元線解碼器WLDEC之輸出 端相連接。字元線位址WLADR在輸入側傳送至位元線 解碼器WLDEC,字元線WLi可經由字元線位址WLADR 來定址。雖然實際之記億體具有許多字元線以及位元 線，但為了説明起見第1圖中只顯示數條。 位元線對BLK，/BLK是與謓出放大器形式之評估單元SA 相連接，評估單元SA是用來評估（卽，放大）此種由記億 胞M C而讀出至位元線中之資訊。讀出放大器SA又將這些 資訊放大而發送至資料線對DLK,/DLKe在第1圖之記億 體中所讀出之資訊是各別位元線對BLK,/BLK上之差動信 號且傳送至讀出放大器SA,其同樣以差動信號之形式 進-步傳送此種在各資料線對DLK，/DLIi上所放大之資 訊。若第一位元線BL1經由（第1匯中未顯示之）位元線 解碼器而被定址，則位元線對之所屬之第二位元線/ BL1同時亦被驅動。記億胞HC之内容被讀出至第一位 元線BL1而參考記億胞RC之内容則被讀出至此資料線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------I — ' I I I I I 訂--- - - ---5y. (請先閱讀背面之注意事項再填寫本頁) 4 42 70 2 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（t ) 對之第二位元線/ BL1。讀出放大器SA在驅動狀態下以 一般之方式來放大此種差動信號。 在第1圖之DRAM中此字元線WLi具有一種低電位， 只要其未被字元線解碼器WLDEC所定址時。若這些字 元線WLi中之一經由字元線解碼器\HDEC所驅動，則 其具有高位準，使這些與其相連接之選擇電晶體T導通。 因此，在驅動一條字元線時，高位準以某種大小之傳送 時間由字元線解碼器WLDEC之輸出端傅送至第1圖左 方之各別字元線WLi之與字元線解碼器相遠離之末端 處。 第1圖中這些字元線WU之與字元線解碼器相遠離之 末端是與或（0R)閘形式之邏輯單元之輸入端相連接。或 (OR)閘之輸出端是分別與讀出放大器SA之驅動輸入端 相連接。只要驅動信號EN(其是或（OR)閘在輸出線上所 産生者）具有低位準，則讀出放大器SA被去（de-)驅動而 不會發出資訊至資料線DLK/DLK。在驅動信號EK是高位 準時，讀出放大器SA被驅動而實現其放大之功能β若 這些與或（OR)閘相連接之字元線WU並未被字元線解碼 器WLDEC所驅動，則驅動信號EN通常具有低位準。只要 字元線中之一條已由字元線解碼器WLDEC所驅動且已發 出此種髙的信號位準直至此字元線之末端處，則此或 (OR)閘在其輸出端同樣會産生一種高位準且驅動這些與 其相連之讀出放大器SA。 由於第1圖中此種或（OR)閘之輸入端是與字元線WU 之與字元線解碼器WLDEC相遠離之末端相連接，則讀出 —8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------,嚷--------訂------- -- 線 — 4 (請先閱讀背面之注意事項再填寫本頁) A7 442 792 B7_ 五、發明說明（7 ) 放大器SA只有當這些與字元線解碼器WLDEC相隔最遠之 記憶胞MC經由其選擇電晶體T而被選取時才可經由驅動 信號Ε N而被驅動。 第2圖是第1圖之DRAMs之記億胞陣列之實施例之拓樸 (topology)圖形，其顯示此種記億胞MC之局部性配置。 位元線BL亦是垂直地延伸而字元線WL是水平地延伸。 記憶胞MC是在記億胞陣列内部中這些字元線WL和位元線 BL之交點處。反之，記億胞陣列之邊緣是由一列末端記 億胞EC所形成，這些EC圍繞著記億胞MC。這些末端記億 胞EC之構造基本上是和記億胞MC者相同，因此同樣具有 一値電容器和一個選擇電晶體。 在目前情況中此記億胞MC之電容器C和末端記億胞EC 之電容器CE是第4圓所示型式之溝渠式電容器。記憶胞 MC或末端記億胞EC之溝渠式電容器C; CE在此種積體式 記億體之基板4中所産生之溝渠中具有第一電搔3 (其是 與接地相連接）以及第二電極1(其是與所颶之選擇電晶 體T; TE相連接）。在此二個電極1,3之間存在一種隔離 層2以作為介電質。 ----------J — '^·----I I 訂-------I I I' / (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 製容 在電 是式 EC渠 胞溝 億之 記MC 端胞 末億 之記 上保 綠確 邊來 之用 列時 陣體 胞億 億記 記式 中體 圖積 2 種 第此 造 域 區 之 體 憶 記 式 體渠 積溝 於備 由具 〇 不 式時 形造 之製 同體 相億 能記 可在 盡域 有區 些胞 這億 /1- 記 示 所 在 置 配 是 在 會間 時之 造域 製區 在之 其渠 則溝 ，無 。 部和辔 外域影 之區所 列之有 陣渠程 域 區 面 接 渠 溝 對 中 溝製 有之 於器 介容 其電 式 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

yiji- 經濟部智慧財產局員工消費合作社印製 4 A7 _B7_ 五、發明說明（/ ) 因此，有利的方式是設置末端記億胞EC使記億胞MC與 記億胞陣列外部區域相隔開。在記憶胞製造時之不規則 性，因此只會對末端記億胞EC之溝渠式電容器有影鬱而 不會對記億胞MC之電容器有影饗。 此種末端記億胞EC通常只用來在記億體製造時達成製 程最佳化之目的，其在記億體製成之後絶不用作電性上 或邏輯上之功能。但在本發明之此一實施例中使用這些 末端記憶胞EC(其選擇電晶體TE是與導線L·相連接）來製 成邏輯單元OR,而導線L則存在於記憶胞陣列之位於字 元線解碼器liLDEC遠端之邊緣上。這將在以下第3圖中 再作說明。 第3圖顯示一些末端記憶胞EC,其分別具有電容器CE 和選擇電晶體TE, TE是與第2圖所示之導線L相連接。 末端記億胞EC之選擇電晶體TE之控制端同樣是與字元 線WLi中之一條相連接。末端記憶胞EC就其構造而言與 一般記億胞MC之差別如下：其電容器CE之面向選擇電晶 體TE之電極是與接地相連接。若這些字元線WLi中之一 經由字元線解碼器WLDEC而被定址且因此所得到之高位 準傳送至字元综之末端（此種與末端相連接之末端記億 胞EC存在於末端處），則其選澤電晶體TE被接通，使導 線L位於接地電位處。一種與導線L相連接之反相器I 在第3圖所示之邏輯單元OR之輸出端産生第1圖之驅動 信號E N。

第3圖之導線L藉由選擇信號SEL而在字元線WLi中 之一被驅動之前（卽，在末端記億胞EC之選擇電晶體TE 仍關閉時）預充電至高位準，使邏輯單元OR之輸出端上 -- 本紙張尺度適用中國圉家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 442792 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（？） 之驅動信號εν最初具有一種低位準。此種預充電是藉由 第一 Ρ-通道-電晶體Ρ1來達成，而電晶體Ρ1是以其主電 流路徑配置在正電源電位VCC和導線L之間，其控制端 是與選擇信號SEL相連接。第二ρ-通道-電晶體ρ2之主 電流路徑平行於第一 -Ρ-通道-電晶體ρ 1且具有一個控制 輸入端，其是與邏輯單元OR之輸出端相連接。反相器I 及第二P-通道-電晶體p2形成一種保持電路，其在第一-P-通道-電晶體Ρ 1又關閉之後可保持導線L之電位狀態。

第5圖是形成邏輯單元OR所用之末端記億胞EC之另 一種電路，其中記憶電容器CE之與選擇電晶體TE相連 接之電極不是與接地相連而是與記憶體之正電源電位 VCC相連接。爲了使導線L預充電，則導線L須經由第 一 η-通道-電晶體N1而與接地相連接，其閘極是與控制 信號/SEL相連接。導線L經由二個串聯之反相器I而與 邏輯單元OR之輸出端相連接，邏輯單元OR在輸出端產 生一種驅動信號EN。導線L經由第二n-通道-電晶體N2 而與接地相連接1其閘極是與第一反相器I之輸出端相 連接。第5圖所示之邏輯單元OR之製成方式所具有之優 點是：讀出放大器SA只有在下述情況才會由驅動信號 EN所驅動，即，末端記憶胞EC之一之選擇電晶體TE須 導通一段時間，使其可將施加至其本身之電源電壓VCC 與導線L相連接而超越第一反相器I之切換臨界値 (threshold)時。只有當此種與各別末端記憶胞EC相連接 之字元線WLi之電位已上升至足夠大時，則驅動信號EN 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂-------丨„線_ (請先閱讀背面之注意事項再填寫本頁) 442792 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（'°) 才會由低位準切換至高位準。由於末端記憶胞Ε<=配置在 記憶胞陣列之邊緣（即，各條字元線Wli之末端）’因此可 確保：在驅動信號EN之正邊緣時所選取之記憶胞M C之 選擇電晶體Τ可經由字元線而足夠地受到控制。第5圖 中之邏輯單元OR與第3圖中者相比較時因此可使驅動信 號EN稍後由低位準切換至高位準。 符號說明 1,3…電極 2…隔離層 4…基板 MC…記憶胞 C…記憶電容器 T，TE…選擇電晶體 WLDEC…字元線解碼器 WL，WLi…字元線 BLK,/BLK…位元線對 DLK，/DLK.·‘字元線對 0 R…或閘 SA…讀出放大器 CE…電容器 EC…末5^言己ft Μ L…導線 I…反相器 N1，N2,P1，P2…電晶體 -1 2- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------11--------1-----^ (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 442792 B8 C8 D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 1- 一種積體式記憶體，其特徵爲ϋ有： 一記憶胞（M C)，甩來儲存資訊，記憶胞在記憶胞陣列中 配置在位元線（BL)和字元線（WL)之交叉點， —字元線解碼器（WLDEC)，其是用來對字元線（WL)進行 定址， —至少一個評估單元（SA) ’其是用來評估由記憶胞（MC) 而讀出至位元線（BL)中之這些資訊，此評估單元具有 一種驅動輸入端， ——個邏輯單元（OR)，用來對一些輸入端（其是分別與字 .元線（WL)之與字元線解碼器（WLDEC)相遠離之末端相 連接）進行或（OR)功能以得到一種輸出端，此輸出端是 與評估單元（SA)之驅動輸入端相連》 2·如申請專利範圍第1項之積體式記憶體，其中 一其是一種動態記憶體，其記憶胞（M C )分別具有一個記 憶電容器（C”電容器（C)之第一電極是與固定之第一電 位相連接且其第二電極經由選擇電晶體（T)而與位元線 (BL)相連接， 一其記憶胞陣列在其邊緣上具有末端記憶胞（EC) >其不 是用來儲存資訊而是用來使記憶胞（MC)之製程最佳 化，且其構造是和一般之記億胞（MC)相同，末端記億 胞（EC)亦具有一個電容器（CE)以及--個選擇電晶體 (TE)， —此種末端記憶胞（EC)之至少一部份（其配置於記憶胞陣 列之與字元線解碼器WLD EC相遠離之側面上）是邏輯 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --! -----------裝.--- ！訂---I-----線 (請先閱讀背面之注意事項再填寫本頁) OJ 經濟部智慧財產局員工消費合作杜印製 4 4 f 〇 CL A8 B8 C8 D8 六、申請專利範圍 單元（OR)之組件， 一此種末端記憶胞（EC)之選擇電晶體（TE)之控制輸入端 是邏輯單元（〇R)之輸入端， —此種末端記憶胞（EC)之選擇電晶體（TE)之遠離電容器 (CE)之接點是與導線（L)相連接，導線（L)是與邏輯單元 (OR)之輸出端相連接， 一末端記憶胞（EC)之電容器（CE)之面向選擇電晶體（TE) 之接點是與固定之第二電位相連接。 3. 如申請專利範圍第2項之積體式記憶體，其中記憶胞 (MC)之記憶電容器（C)以及未端記億胞（EC)之電容器 (CE)都是溝渠式電容器。 4. 如申請專利範圍第2或3項之積體式記憶體，其中其第 一電位（接地）是與第二電位相同。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝------訂---------線 (請先閱讀背面之注意事項再琅寫本頁>