TW440924B - Reverse-offset spacer process capable of decreasing photolithography limitation - Google Patents

Description

92 4 五 '發明說明α) 5 一 1發明領域： 本發明係關於一種半導體元件的製程方法，特別是有 關於一種具反向補償間隙壁之金屬氧化半導體元件的 方法。 5一2發明背景： 隨著積體電路之密度不斷地擴大，為使晶片（chip)面 積保持一樣，甚至縮小，以持續降低電路之單位成本，唯 —的辦法’就是不斷地縮小電路設計規格（design rUie) 。以符合高科技產業未來發展之趨勢。 如第一圖所示’顯示一習知的金屬氧化半導體元件結 構的剖面圖，一半導體基底2 0係一矽底材，此基底包括淺 溝槽隔離22，在其表面上依序形成一閘氧化層24與一閘極 26。當離子植入後，基底2〇中將形成輕摻雜汲極30，並在 閘極26的側壁上形成一氧化間隙壁32。然後再進行一重摻 雜之離子植入，基底20中將形威源極/汲極28。很明顯的 ，在傳統上金屬氧化半導體元#之製造方法中，閘極的寬 度與有效通道的長度相關且固定’若需產生一高速元件， 勢必製造一小尺寸之元件，亦即閘極有效通道的長度需縮 減，閘極寬度亦必變窄，但是，金屬氧化半導體元件的通 道長度並不能無限制的縮減，當其長度縮短到某一定程度

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之後，各種因為通道長度變短所衍生的問題便會發生，、言 個現象稱為「短通道效應（Short Channel Ef/ect ), 當製程連續縮小至〇 25微米以下的區域時，多晶 之微影製程（Poly gate lithography)將成為整個製 關鍵性的限制。而在此條件下，其多晶閘極之臨界尺寸的 控制（Critical Dimention ;CD)，將難以保持良好的再 現性。再者，Ti或Co的自行對準矽化物之製程，將因為線 寬效應（line-width effect)與淺接合因素（shaU〇w^ junction issue ),而更難以在〇_ 25微米以下之 上形成矽化物。 哨τ 隨著元件的微縮，傳統之小尺寸製程中，其閘極不能 做的太厚，太厚會造成源極/汲極間接合面的問題， ，速加熱製程（RTP ) $成矽化物時，在源極/汲極處會消 J較厚的矽基底，以致源極/汲極之接合（juncU〇nf變 :，為避免形成漏電接面（ieakage juncti〇n)，源極 =極之矽化層厚度亦必須隨之微縮而變薄，以 電問題。 ^ ^ 必須 因為 的重 當元件的尺寸縮小時，在源極/汲極中的接合面 ，以避免短通道效應。而且傳統上的製程， :極1度的固疋，將使得源極/汲極在高溫時所擴展 疊通道（overlap )無法減小。

第6頁 440924 五 '發明說明（3) " 、在深次微米元件製程中，對源極/汲極加以矽化處理 為一重要且廣為應用的製程技術。此可藉由單純之源極/ 沒極碎化f理’或由自行對準矽化物處理（SaUcide )來 達成。但疋尺寸若過小，自行對準矽化物處理將難以在閘 極上施行。 ^ .繁於上述之種種原因，我們更需要一種新的金屬氧化 半導體元件之製造方法，藉以提高後續製程的產量與品質 5 - 3發明目的及概述： 、 雲於上述之發明背景中，傳統製造具有金屬氧化物半 導體結構之方法’其所產生的諸多缺點，本發明提供一方 法可用以克服傳統製程上的問題。 本發明的目的是在提供一種具反向補償間隙壁（ Offset spacer)之金屬氧化半導體元件的製程，以便於製 造尺寸更小、速度更快且再現性高的元件或中央處理器（ CPU)。且藉由反向補償間隙壁的形成，可降低多晶臨界尺 寸（Pol y- CD )’並可用此結構來控制童疊長度。由於與 區域擊穿植入的結合，重疊電容亦能夠被大量地減少。

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本發明的另一目的是藉 低有政通道的長度，因而 制。且在石夕化物製程中’有 此窄線寬效應亦可被降低。 由反向補償間隙壁的形成，僅 能夠加以改善微影製程上的限 效的多晶線寬亦能被增加，因 本發明的再一目的是藉由反向補償間隙壁的形成，使 1 矽化物能夠在源極與汲極的區域上形成，因此能合成 ~好而完全的淺接觸。 根據以上所述之目的，本發明揭示了—種半導體元件 之新的製造方法。在本實施例中提供了至少一 :離(叫區域的半導體基底，首先沉積„說化石夕= 1淺溝槽隔離的半導體基底上。再經由氮化矽層定義的過 矛王，可在基底上形成—假性閘極（dummy e )。接著， ，仃一輕摻雜汲極（ldd)後，再沉積一層氧化矽（Si〇2 ，且利用非等向性蝕刻方式蝕刻該氧化矽層，以便在假 j閘極的侧壁上形成氧化間隙壁，然後進行重摻雜以形成 一源極/汲極，最後執行一回火製程。在源極與汲極的延 展形成之後，氧化間隙壁與源極/汲極的深接合皆能被形 成’緊接著，進行薄層自動對準矽化物製程，以便於在源 極及極上形成好而完整的接合面。之後，再沉積一層氧 化矽於基底上做為内層介電層，然後藉由内層介電層二化 學機械研磨法研磨至此假性閘極的厚度為止。此假性閘極 能在熱麟S曼溶液中以濕式蝕刻的方式來移除，在區域性擊

440924 五、發明說明（5) 穿植入之後，反向補償間隙壁可形成。隨後沉積一多晶矽 層，並以多晶矽的化學機械研磨法研磨至原假性閘極的厚 度為止。最後再進行一厚層的鈦之自動對準矽化物製程。 5-4圖式的簡單說明： 為了能讓本發明上述之其他目的、特徵、和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 第一圖為習知的金屬氧化半導體元件之剖面結構示意 圖；及 第二A圖至第二L圖為說明本發明之一較佳實施例中， 形成具有反向補償間隙壁的金屬氧化半導體元件製程之剖 面圖。 主要部分之代表符號： 20 半 導 體 基 底 22 淺 溝 槽 隔 離 區 24 閘 氧 化 層 26 閘 極 28 深 植 入 之 源 極/ 汲極 30 淺 植 入 之 源 極/ 汲極

440924 五、發明說明（6) 32 氧化間隙壁 210 半導體之基底 220 淺溝槽隔離 230 薄氧化層 240 氮化矽層 2 4 0 A 假性閘極 250 光阻層 260 輕摻雜汲極區域 270 氧化間隙壁 2 8 0 重摻雜之源極/ ί及極區域 285 薄層自動對準矽化物 290 内層介電層 300 反擊穿區域 310 反向補償間隙壁 315 閘極氧化層 320 多晶矽閘極 330 鈦之自動對準矽化物 5-5發明的詳細說明： 本發明的一較佳實施例會詳細描述如下，然而除了這 些詳細描述之外，本發明還可以廣泛地施行在其他的實施 例中，且本發明的範圍不受限定，其以之後的專利範圍為 準。

第10頁 __一 五、發明說明（7) 參考第二A圖所示，首先提供一至少包含淺溝槽隔離 區域220與閘氧化層23〇的半導體基底21〇，此處之淺溝槽 隔離區220與薄氧化層23〇可分別經由傳統的隔離製移與石夕 氧化製程加以製造，其材質皆為二氧化矽（s i 〇2 )，由於 該製程已為熟習此項技藝者所知，並不影響本發明戶斤述之 重點，故於此不予詳加說明。 參考第二β圖，以傳統的低壓化學氣相沉積法（LPCVD )沉積一層氮化矽層240在半導體基底210上。再經由光阻 層2 5 0與傳統的微影製程，可在基底上定義形成一假性閘 極240Α，如第二C圖所示。 參考第二D圖，對上述的結構進行離子植入，以輕摻 雜没極（LDD )程序’形成一輕摻雜汲極區域2 6 〇 ;再沉積 —氧化矽CSi〇2 )層’且利用非等向性蝕刻方式蝕刻氧化 石夕層，以便在假性閘極2 4 0 A的侧壁上形成氧化間隙壁2 7 〇 ，如第二E圖所示。 參考第二F圖所示，對上述的結構進行重摻雜以形成 一重掺雜之源極/沒極280，並執行一回火製程，使源極與 沒極的延展形成。因此’氧化間隙壁27〇與源極/汲極的^ 接合皆能被形成。 /

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參考第二G圖，對上述結構中的源極與汲 自動對準石夕化物285製程之後，再沉積一層氧化 =内層介電層290，然後藉由内層介“化^ 械研磨法研磨至此假性閘極240A的表面露出，使 電層290之厚度大約與假性閘極24〇A的厚度相同，如 圖所示。 一 ,声考弟二I圖所示，上述結構中的假性閘極24〇a先在 熱磷酸溶液中以濕式蝕刻的方式來移除，隨後以區域性擊 穿植入於源極與汲極之間，並形成—反擊穿區域3〇〇 ( aπti_ punchthrough region ) ° 參考第二j圖所示’在上述結構表面上，以傳統化學 氣相沉積方式形成一氮化矽層31 〇，並進行非等向性蝕刻 法（anisotropic etching)，以便於在内層介電層29(}之 溝槽的内部侧壁上形成反向補償間隙壁3丨〇。接著去除薄 氧化層2 3 0之後’再形成一厚度約為2 〇埃至2 6埃之間的閘 極氧化層31 5。 參考第二κ圖，在上述的結構中沉積一多晶矽層3 2 0， 並以多晶矽的化學機械研磨法研磨至曝露内層介電層290 之表面為止，因而形成一多晶矽閘極3 2 〇。之後再對多晶 閘極320進行厚層的鈦自動對準矽化物33〇之製程，如第二

第12頁 五、發明說明（9) ~一*--- 1圓所不。而本實施例之中’鈦矽化物330之厚度約為300 埃至800埃之間，而源極/汲極的矽化物285之厚产大約為 150埃至300埃之間。 又’ ’ 在本發明的實施例中’藉由在閘極侧壁形成反向補償 間隙壁的製程，可突破微影製程上的限制，亦可降低閘極 與及，間的重疊電容（〇verlap Capaci tance)，以促進小 尺寸半導體元件之形成，且可用此結構來控制重疊長度並 降低多晶臨界尺寸。再者，利用反向補償間隙壁結構的形 成’使得多晶矽閘極上方的寬度仍能維持，此可 對準矽化物不易在小尺寸半導體元件上製造之問題仃 顯然地’依照上面實施例中的描述，本發明 多的修正與差異。因此需要在其附加的權利要求^犷5 内加以理解，除了上述詳細的描述外’本發明可^圍 地在其他的實施例中施行。 了以廣泛 以限定本 示之精神 請專利範 上述僅為本發明之較佳實施例而已，並非用 么明=申請專利範圍；凡其它未脫離本發明所揭 下所凡成的等效改變或修飾，均應包含在下述 圍内。 τ

Claims (1)

1. 440924 六'申請專利範圍 1 · 一種半導體 提供一半 在該半導 在該半導 利用該飯 ’來形成一輕 形成一第 利用該假 一第二離子植 底中； 形成一第 覆蓋一介 之上層表面； 移除該假 形成一反 =件之製造方法，至少包含下列步驟： 導體基底； 體基底上形成一第一氧化層； 體基底上形成一假性閘極； ^閉極為—第一罩幕以進行—第一離子植入 $雜没極區域於該半導體基底中； 一間隙壁於該假性閘極之侧壁上； =閑極與該第一間隙壁為—第二罩幕以進行 ’來形成一源極/汲極區域於該半導體基 ~金屬矽化物層於該源極/汲極區域上； 電層於該半導體基底上，並裸露該假性閘極 性閘極以形成一溝槽； 擊穿植入區域於該溝槽下之該半導體基底中 形成一第二間隙壁於該溝槽内部的兩側； 去除該溝槽内部之該第一氧化層； 及 再形成一第二氧化層於該溝槽内部； 沉積一導電層於該溝槽中以形成一閘極； 形成一第二金屬矽化物層於該閘極上。

   方法，更 2.如申請專利範圍第1項所述之半導體元^ 包含形成一溝槽隔離區域於該半導體基底中；

   第14頁 六、旁請專利範圍 六、旁請專利範圍 其 3·如申請專利範圍第！項所述之半導體 中上述之假性Μ極的形成，至 方法 沉積一第—氮化石夕層^ If驟‘ 以微影製程定義祐私^ # V體基底上，及 閘極。 、’1 一第一氮化矽層以形成該假性 4.如申請專利範園第3項所 驗 一―學氣㈣積㉗;半ί 述之半導赌雇方法，其 、'-接一 & # j的沁成，至少包含以下步驟： =非簟二坫一之二氧化砂層於該半導體基底上；及 J第ί ί钕刻方式對該第-之二氧化梦層餘刻，以 开…第—間隙壁於該假性閑極之側… 1項所述之半導體元齡方法，其 極/汲極區域上开/成砂。化物層倍'藉由自動肖準發化物在該源 方法，其 7中第：項所述之半導體“ 二ί二電層的形成，至少包含以下步 層第—之二氧化矽層於該半導體基底上；及 4 4〇 92

   六'申請專利範固 =以化學機械研磨法研磨該第二 仏丨生閑極之上層表面的厚度為止

   中1、申喷專利範圍第1項所述之半導體元翼方法，其 槽。述之傲性閘極係由濕式蝕刻法去除，並藉此形成該& 9中ί請專利範圍第8項所述之半導體元方法，其 述之濕式蝕刻法，係使用熱磷酸（Η3ρ〇4 。 I 士述之反擊穿植入區域係藉由對該溝槽區域性； 10.如申請專利範圍第i項所述之半導體元 β· 穿植入而形成 1二述之半導體元參方法，其 以形成，至少包含以^驟： 予氣相沉積的方式沉積一第二氮 體基底及該溝槽表面上；及 /層趴通牛V 以非等向性餘刻的方古女_ 槽内側壁之表面上形成該氮化地刻並在溝 述1導體元方法，其 禮的厚度約為20埃至26埃之間

   第16頁 440924 六、申請專利範圍 1 3.如申請專利範圍第1項所述之半導體元件方法，其 中上述之閘極的形成，至少包含以下步驟： 沉積並填滿一多晶矽層於該半導體基底之該溝槽中以 作為該導電層之用，及 研磨該多晶石夕層至曝露該介電層表面’以形成該閑極 方法 14.如申請專利範圍第1 3項所述之半導體元Μ 其中上述之導電層的研磨係為化學機械研磨法 »·-% 遠㈣ 1 5.如申請專利範圍第1項所述之半導體元方法，其 中上述之第二金屬矽化物係藉由自動對準矽化物形成在該 閘極上。 16. 一種半導體元件之製造方法，至少包含下列步驟： 提供一半導體基底，其上至少具有一介電層，且該介 電層内至少有一溝槽； 形成一間隙壁於該溝槽内部的兩側； 沉積一導電層於該溝槽中以形成一閘極；及 形成一第一金屬矽化物層於該閘極上。

   方法 1 7.如申請專利範圍第1 6項所述之半導體元f

   440924 六、申請專利範圍 更包含： 形成一溝槽隔離區域於該半導體基底中； 形成一閘氧化層於該半導體基底上之溝槽上且於該介 電層之下； 形成一源極/没極區域於該溝槽兩侧之半導體基底中

   :及 形成一第二金屬矽化物層於該源極/汲極區 18.如申請專利範圍第1 6項所述之半導體元彳方法， 其中上述之間隙壁的形成，至少包含以下步驟： 以化學氣相沉積的方式沉積一氮化矽層於該半導體基 底及該溝槽表面上；及 以非等向性蝕刻的方式對該氮化矽層蝕刻並在該溝槽 内側壁之表面上形成該間隙壁。 19.如申請專利範圍第丨6項所述之半導體元方法， 其中上述之閘極的形成，至少包含以下步驟： 沉積並填滿一多晶矽層於該半導體基底之該溝槽中以 作為該導電層之用；及 以化學機械研磨法研磨該多晶石夕層至曝露該介電層表 面’以形成該閘極。

   20·如申請專利範圍第16項所述之半導體元方法， 其中上述之第一金屬矽化物係藉由自動對準矽化物形成在

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