TW440845B - Method and system for programming FPGAs on PC-cards without additional hardware - Google Patents

Description

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440845 五、發明說明（2) • , 可程式唯讀記憶體裝置（Programmable Read Only MemQr*y 本文中也料為PROM)。開發出來包括新機能的資料架構被-饋送入放置在被設計包括該FPGA之PC卡上的PR〇M中。在開 發者之工作站後續的開機之後，PR〇M控制並執行FPGA之組 態。然後，FPGA之機能可在作業中被測試，如果需要進一 步對資料架構做更新，則需使用一新的PR〇M，因為已經使 用的PR0M無法被重寫》 或者也可使用電氣可抹除PROM (Elect!· i cal Erasable PROM本文中簡寫為EEPROMS)取代PR〇M。EEPROM可在進一步 更新時被重寫 > 但也需要外部的硬體以便控制寫入eepr〇m 的程序。 在FPGA機能開發期間時或當最終使用者因為要對包含於 其卡片内之機能做任何更新或擴充而要更換一包括該FPGA 之PC卡1 8時’就需要對該卡片做手動存取以便在該第二種 清況下用另一卡片取代原來的卡片或在^^以開發者的情況 下至少替換用來程式化該Fpga之prom。 基本上’當任何新機能要實施在一 FPGA上時，其程序與 更新的程序相同。 ♦但是任何對PC卡片的手動存取均為額外的工作且冒著對 電腦機殼内連接的其他硬體造成損壞的風險，譬如因此帶 進的靜電對於許多對靜電敏感之位置的損壞。 發明目的 、 F所以’本發明的一個目的是提供一種方法與電路以改善 在最终使闬者使用期間與在該等FpGA上實施某新機能 440845 五、發明說明（3) . ~ — 之電路開發期間的使用方法。 發明概述與優點 明的這些目的由所附獨立申請專利範圍所述特別機 迠達成。 - 本獨創的觀念包括用來程式化更新的硬體電子電路而不 需手動存取該等電路之方法與系統。 根據基本的獨創觀念，本發明建議首先在實體上連接一 PR0M或一 EEPR0M裝置到相關的卡片上。此裝置旨在被串列 存取並將一串列資料流輸入到FPGA中，該資料是當FpGA需 被通報給諸如PCI匯流排之電腦匯流排系統並便於胃可經由 一傳統裝置驅動程式存取該卡片時所需者。如上文所述， FPGA在電腦下一次開機時由PR0M自動組態，此代表代^卡 片需被電腦的B 10S適當地檢測到。 此外’本獨創的硬體電路裝置包括一 EEPR0M裝置、及一 可經由電腦匯流排系統存取到之FPGA裝置與連接在該等裂 置之間的多工元件。 而且在該電路裝置中’該PR0M裝置被安排成包括控制資 料以使FPGA被該匯流排系統適當的辨識，並包括一邏輯電 路以便可使用一類似共同測試行動組織（Joint Test Action Group JTAG)介面之EEPR0M-FPGA介面程式化該 EEPROM裝置。根據本發明，上述之多工元件可被控制以選 擇該PR0M裝置或該EEPR0M裝置或該FPGA裝置以從該等裝置 讀取資料，以便適當地將該F P G A連接至該匯流排系統並用 包含於該EEPROM之内容初始化該FPGA之組態。

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A δ4 5 五、發明說明（4) 上述之電路裝置可用來執行FPGA内容的各種更新而不需 在實體上存取該卡片。其達成方法综述如下： ，在第一序列的步騾期間，p如上文所述般被用來以從 磁碟接收到的資料架構程式化EEPR0M。然後’多工器被切 換成能夠從EEPROM讀取並將程式化於其令之開發的資料架 構如原來打算般饋送入FPGA。pR〇M僅被用來傳送讓％卡在 =次開機時被BIOS辨識所需的資訊到FpGA。 . Ξ二是咖裝置被以雙重方式組態，首Π 了 根據本發明然後根據刪⑽内容重新組態。 所騎之方法的優點是:上1 = J技術討論中 包含該FPGA之卡片二' 程式tFPGA而不在實體上存取 抵了。 ^而平均開發時間減少了 ，成本也降 此外，也不需要電 而且，也可能建構通：=硬體。 1也重新程式化以便 、用的PC卡，而該種PC卡可輕易 士可能依照需要實施一：：於原有機能擴大的機能β或者 硬體之彈性，c=::r二提 _示簡述 本發明藉由範例 咐圖中： 不受限於諸附圖之圖形形狀，諸 顯示根據本發明一種較 圖1是一結構圖的箝 隹具體實例之電路：重要二圖 第10頁 五、發明說明（5) ，2疋一結構圖的簡要示意圖，顯示根據以前技術之一 種電路的重.要元件， # f t疋一方塊圖的簡要示意圖：顯示根據本發明之第一 種與第二種相態之方法的重要 參考符號表

10 PROM 12 -------------------

14------------MUX

16 ------------FPGA 18 -------------- 卡 32 外部硬體 34 --邏輯電路 Π 〇到1 9 0 -步驟，獨創性方法之決定 較佳具體實例描述 ' 整體參考諸附圖且現在特別參考圖1，下文中將描.述根 據本發明之電路的主要元件。 一 PROM 10與一 E EPROM 12經由一多工器元件14與一位於 根據本發明而產生之通用PC卡上的FPGA 16連接。該PC卡 以虚線簡要示意顯示且參考編號為1 8 ^有40條線提供在 FPGA的右側當作輸入/輸出線以便代表連接到電腦之代！匯 流排系統。 從卩1?0对1〇與££?[^0纟丨12 —者均有一時脈線與一資料線連 接到多工器1 4之相關輸入點。有一對時脈線與資料線從多 工器輸出到FPGA 1 6之相關輪入點。

第11頁 440845 五、發明說明（6) 可經由一MUX CTL線控制多工器元件14以便在該線無作 用時從PR0M· 10讀取資料，或在該線被切換成有作用時從 EEPR0M 12讀取資料。 此外，還提供了四個連結TCK, TDI，TMS與TD0於FPGA 16與EEPR0M 12之間’以便如上文所述以前技術般從fpga 程式化EEPR0M。 此外，還提供了一條信號線INIT_CONFIG從FPGA 16的一 個輸出到E E P R 0 Μ 1 2的一個輸入，其操作將在後文中討 論。 PROM 10包括有組態FPGA所需的全部組態資料以使該 FPGA被BIOS在電腦開機時辨識當作一pci匯流排加入的裝 置並經由一裝置驅動程式存取。而且，該PR〇M 1 〇包括用 上文所述JTAG介面程式化EEPR0M 12所需的所有邏輯電 路0 下文將進一步參考圖3描述程式化EEPR0M與FPGA之重要 步驟。 在步驟1 1 0開機（打開電源）之後，FPGA 1 6經由PROM内容 在步驟1 2 0被自動組態^ FPGA在被B I 0S提示之後以信號通 知其存在。FPGA包含PCI目標裝置功能，故可與一裝置驅 動裎式溝通。 在代表本獨創方法之苐一種相態的情況下，程式kFPGA 所使用的EEPR0M應該用上文所述FPGA開發資料架構的一新 的更新版本程式化，這對應於決定丨3 〇中的 '、是"分支。 任何以前技術的裝置驅動程式在步驟140可譬如從一磁碟

第12頁 4 40 84 5 五 '發明說明（7) 讀取該資料架構一也就是組態資料—到其被資料架構開發 工具書寫的，地方，並在步驟15〇將這些資料經由上文所述 實施在FPGA内之專用機能程式化入EEPR0M 1 2内。 明域地說，就像以前技術一樣，時脈（TC]Q、資料輸入 (TDI)、模式選擇（tms)、及資料輸出（TD0)等專用JTAG信 號被如圖1中所示般使用。如此完成了 EEPR0M之程式化。 然後藉著經由信號線INIT_CONFIG啟動所謂Card-INIT機 能而觸發用EEPR0M 12之内容做FPGA 16的組態處理。該觸 發步驟由一實施在FPGA内之機能控制。 明確地說，多工器14在步驟I 60經由線MUX CTL切換以便 使EEPROM 12的CLK與DATA等線饋送入FPGA 16内。當線 INIT_C0NFIG在步驟170被實際啟動時，FPGA會在步驟180 用EEPROM之内容組態》如此，FPGA之程式化在步驟19〇完 成。只要簡單地重複上述步驟即可兩資料架構的一新的更 新版本重複該程式化。 根據本獨創方法的第二種相態，EEPROM 1 2已經被重新 程式化。如此，這些狀況已經涵蓋一新FPGA組態資料架構 之開發完成。 在此情況下，圖3中所述方法在開機程序11 0之後繼續， 且在步騾120涉及PROM，然後從決定130以"否，'分支離開 並繼續到如上述之步驟1 6 〇 ° 在前述的規格中，參考本發明的一種特定範例性具體實 例描述了本發明。但很明顯的是，可對該具體實例做各種 修改與變化而不背離所附申請專利範圍所說明之本發明較

第13頁 440845 五、發明說明（8) 寬廣的精神與範疇。所以該規格與諸圖示被視為舉例說明 用而非用來限制本發明。 請注意本獨創的觀念與主宰FPGA資料架構開發環境之PC-中使用的匯流排系統無關。

Claims (1)

1. 六、申請專利範圍 '一~' ' -----—- 1. 一種用以程式化昇有組態資料之現場可程式化閘陣列 (FPGA)( 1 6)·的方法，該組態資料係根據一由電腦裝置上開 發工具所開發之資料架構，該方法係以下列步驟為其 徵： 由一裝置驅動程式從該電腦裝置的儲存裝置讀取 (140)該資料架構， ,藉由實施在該FPGAU 6)内之專用機能將該資料架構 程式化（150)入一經由一多工元件（14)與該FpGA(16)連接 之EEPR0MC12)内， 切換（1 6 0 )該多工元件（} 4 )以便能夠從該 EEPR〇M(12)讀取資料進入該fpga(16)，及 藉著將該資料架構從該EEPR〇m( 1 2)饋送到該 FPGA(16)以觸發（170)該FPGA(16)之組態。 2. —種利周儲存在經由一多工元件（14)連接至卩卩以。 之EEPROMC12)内之組態資料使用？]?(^(1 6)的方法，該方法 係以下列步驟為其特徵： 控制該多工元件（14)以便能夠將資料從該EEPROM(12)讀 取進入該FPGA( 1 6 ),及 藉著將該資料架構從該EEPROM(12)饋送到該FPGA(16)以 觸發該FPGA ( 1 6 )之组態。 3· 一種硬體電路裝置，該硬體電路裝置包括一 PROM裝置 (10)、一EEPR0M裝置（12)、一可經由電腦匯流排系統存取 之FPGA裝置（16)、及—連接於該等裝置間之多工元件 (14) ’該電路裝置的特徵為 440845 六，申請專利範圍 該PR0M裝置（1〇)被安排成包括用來讓該FPGA (16)被該匯 流排系統適當地辨識的控制資料，及可用來以一 EEPROM-FPGA介面程式化該EEPR0M裝置（12)的邏輯電路， 該多工元件（14)可被控制以選擇該PR0M裝置（1〇)或該 EEPR0M裝置（12)或該FPGA裝置（16)以便從該等裝置讀取資 料，以便適當地連接該F P G A (1 6 )到該匯流排系統並用包含 於該EEPR0M(12)之内容初始化該FPGAC16)之組態。 4. 一種可被PC系統匯流排檢測且包括如申請專利範圍第 3項之電路裝置的pc卡（18)。