JPH10143441A - 機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体 - Google Patents
機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体Info
- Publication number
- JPH10143441A JPH10143441A JP9257561A JP25756197A JPH10143441A JP H10143441 A JPH10143441 A JP H10143441A JP 9257561 A JP9257561 A JP 9257561A JP 25756197 A JP25756197 A JP 25756197A JP H10143441 A JPH10143441 A JP H10143441A
- Authority
- JP
- Japan
- Prior art keywords
- data
- program
- semiconductor device
- logic
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 記憶内容の機密保持機能を備え、高速な動作
が可能でかつ安価な半導体装置を提供する。 【解決手段】 記憶装置１と、ＣＰＵ３と、前記ＣＰＵ
３により設定されるプログラムに従ってＥＥＰＲＯＭ１
の入力あるいは出力の少なくとも一方を制御するＦＰＧ
Ａ２とを設け、記憶装置１の入出力を制御するための論
理をＦＰＧＡ２にチャージされる電荷の有無によって任
意に設定することにより、構造解析によって論理が解読
されることがないようにする構成をマスクＲＯＭを用い
ていた従来よりも小規模に実現できるようにするととも
に、ＦＰＧＡ２に設定された論理がハードウェア的に実
行されるようにして、その処理のためにＣＰＵ３を使わ
なくても済むようにする。
が可能でかつ安価な半導体装置を提供する。 【解決手段】 記憶装置１と、ＣＰＵ３と、前記ＣＰＵ
３により設定されるプログラムに従ってＥＥＰＲＯＭ１
の入力あるいは出力の少なくとも一方を制御するＦＰＧ
Ａ２とを設け、記憶装置１の入出力を制御するための論
理をＦＰＧＡ２にチャージされる電荷の有無によって任
意に設定することにより、構造解析によって論理が解読
されることがないようにする構成をマスクＲＯＭを用い
ていた従来よりも小規模に実現できるようにするととも
に、ＦＰＧＡ２に設定された論理がハードウェア的に実
行されるようにして、その処理のためにＣＰＵ３を使わ
なくても済むようにする。
Description
【０００１】
【発明の属する技術分野】本発明は機密保持機能を備え
た半導体装置、符号処理方法及びそのソフトウエアを記
憶した記憶媒体に関するものである。
た半導体装置、符号処理方法及びそのソフトウエアを記
憶した記憶媒体に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、コン
タクトホールやフィールド酸化膜の有無などで情報を記
憶するマスクＲＯＭと、電荷の有無で情報を記憶するＥ
ＥＰＲＯＭ等とに大別できる。
タクトホールやフィールド酸化膜の有無などで情報を記
憶するマスクＲＯＭと、電荷の有無で情報を記憶するＥ
ＥＰＲＯＭ等とに大別できる。
【０００３】ここで、マスクＲＯＭは、１ビットの情報
を記憶するのに必要な面積が小さいので高集積化が可能
な反面、顕微鏡等を用いて構造を解析すると、保持して
いる記憶内容が簡単に分かってしまう。このため、機密
保持を要する内容をそのまま記憶させることができなか
った。
を記憶するのに必要な面積が小さいので高集積化が可能
な反面、顕微鏡等を用いて構造を解析すると、保持して
いる記憶内容が簡単に分かってしまう。このため、機密
保持を要する内容をそのまま記憶させることができなか
った。
【０００４】そこで、従来提案されている機密保持機能
を有する半導体装置としては、例えば特開平４−２３２
５８８号公報に開示されているものである。この装置
は、特に、ＩＣカードを使用する際のセキュリティ保持
に関するもので、基本ソフトウエア等が格納されるＲＯ
Ｍ、暗号化ソフト及び暗号化キーを記憶するＥＥＰＲＯ
Ｍ、製造者の識別番号等が記憶されるＲＡＭ、暗号化動
作を制御するＣＰＵを備えている。
を有する半導体装置としては、例えば特開平４−２３２
５８８号公報に開示されているものである。この装置
は、特に、ＩＣカードを使用する際のセキュリティ保持
に関するもので、基本ソフトウエア等が格納されるＲＯ
Ｍ、暗号化ソフト及び暗号化キーを記憶するＥＥＰＲＯ
Ｍ、製造者の識別番号等が記憶されるＲＡＭ、暗号化動
作を制御するＣＰＵを備えている。
【０００５】また、特開平４−１１４２０号公報には、
暗号化対象のＩＤデータを記憶する不揮発性メモリと、
ＩＤデータを暗号化する暗号化回路、制御回路等を備え
たワンチップマイクロコンピュータが開示されている。
暗号化対象のＩＤデータを記憶する不揮発性メモリと、
ＩＤデータを暗号化する暗号化回路、制御回路等を備え
たワンチップマイクロコンピュータが開示されている。
【０００６】さらに、特開昭６３−２９３６３７号公報
には、暗号化されたプログラム及びデータを格納する不
揮発性メモリ（ＲＯＭ）、暗号化及び復号化のためのキ
ーを記憶する揮発性メモリ（ＲＡＭ）、この暗号化キー
を用いて暗号化されたデータを記憶する書換え可能なメ
モリ（ＥＥＰＲＯＭ）を備えたマイクロコンピュータが
開示されている。
には、暗号化されたプログラム及びデータを格納する不
揮発性メモリ（ＲＯＭ）、暗号化及び復号化のためのキ
ーを記憶する揮発性メモリ（ＲＡＭ）、この暗号化キー
を用いて暗号化されたデータを記憶する書換え可能なメ
モリ（ＥＥＰＲＯＭ）を備えたマイクロコンピュータが
開示されている。
【０００７】このような半導体装置では、ＥＥＰＲＯＭ
は、電荷蓄積の有無によって情報を保持しているので、
構造解析によって記憶しているプログラムを解読するこ
とは不可能である。
は、電荷蓄積の有無によって情報を保持しているので、
構造解析によって記憶しているプログラムを解読するこ
とは不可能である。
【０００８】このため、機密データを暗号化・復号化す
るための論理を解読することはできない。したがって、
マスクＲＯＭ内の暗号化された機密データを復号化する
ことは極めて困難であり、解読されることは殆どない。
るための論理を解読することはできない。したがって、
マスクＲＯＭ内の暗号化された機密データを復号化する
ことは極めて困難であり、解読されることは殆どない。
【０００９】
【発明が解決しようとする課題】しかしながら、この装
置が具備するＥＥＰＲＯＭは、１ビットの情報を記憶す
るのに必要な面積が大きいので、高集積化が困難である
という問題があった。また、この装置では、機密データ
を暗号化・復号化するためにＣＰＵにプログラムを処理
させなくてはならないため、データの出力に時間がかか
る上に、データを出力している間はＣＰＵが他の処理を
行うことができない問題があった。
置が具備するＥＥＰＲＯＭは、１ビットの情報を記憶す
るのに必要な面積が大きいので、高集積化が困難である
という問題があった。また、この装置では、機密データ
を暗号化・復号化するためにＣＰＵにプログラムを処理
させなくてはならないため、データの出力に時間がかか
る上に、データを出力している間はＣＰＵが他の処理を
行うことができない問題があった。
【００１０】したがって、前述したような機密保持機能
を有する不揮発性半導体装置では、高集積化が難しく、
安価に提供することができない問題があった。また、記
憶データを高速に出力できない上に、データを出力して
いる間は演算装置が他の処理を行うことができないとい
う問題もあった。
を有する不揮発性半導体装置では、高集積化が難しく、
安価に提供することができない問題があった。また、記
憶データを高速に出力できない上に、データを出力して
いる間は演算装置が他の処理を行うことができないとい
う問題もあった。
【００１１】本発明は前述の問題点にかんがみ、記憶内
容の機密保持機能を備えた半導体装置の高速動作を可能
にするとともに、安価に製造できるようにすることを第
１の目的とする。また、記憶内容の機密保持機能を半導
体装置に具備させるための暗号化及び復号化方法を提供
することを第２の目的とする。さらに、記憶内容の機密
保持機能を半導体装置に具備させるためのソフトウエア
を記憶した記憶媒体を提供することを第３の目的とす
る。そしてまた、端末機との間で非接触でデータの送受
信を行うことができる機密保持機能を備えた半導体装置
を提供することを第４の目的とする。
容の機密保持機能を備えた半導体装置の高速動作を可能
にするとともに、安価に製造できるようにすることを第
１の目的とする。また、記憶内容の機密保持機能を半導
体装置に具備させるための暗号化及び復号化方法を提供
することを第２の目的とする。さらに、記憶内容の機密
保持機能を半導体装置に具備させるためのソフトウエア
を記憶した記憶媒体を提供することを第３の目的とす
る。そしてまた、端末機との間で非接触でデータの送受
信を行うことができる機密保持機能を備えた半導体装置
を提供することを第４の目的とする。
【００１２】
【課題を解決するための手段】本発明の機密保持機能を
備えた半導体装置は、少なくとも一時的に符号処理プロ
グラムを保持し、前記符号処理プログラムに応じた信号
を出力する制御手段と、前記信号が与えられて前記プロ
グラムに従って論理を変更して、少なくともデータまた
は前記データに関わるアドレスのいずれか一方に符号処
理を施す論理が可変な論理手段と、前記データを記憶す
る記憶装置とを備えたことを特徴としている。
備えた半導体装置は、少なくとも一時的に符号処理プロ
グラムを保持し、前記符号処理プログラムに応じた信号
を出力する制御手段と、前記信号が与えられて前記プロ
グラムに従って論理を変更して、少なくともデータまた
は前記データに関わるアドレスのいずれか一方に符号処
理を施す論理が可変な論理手段と、前記データを記憶す
る記憶装置とを備えたことを特徴としている。
【００１３】また、本発明の機密保持機能を備えた半導
体装置の他の特徴とするところは、前記符号処理は、少
なくとも暗号化または復号化処理のいずれか一方である
ことを特徴としている。
体装置の他の特徴とするところは、前記符号処理は、少
なくとも暗号化または復号化処理のいずれか一方である
ことを特徴としている。
【００１４】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置に記憶される前に少なく
とも前記データまたは前記アドレスのいずれか一方を暗
号化することを特徴としている。
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置に記憶される前に少なく
とも前記データまたは前記アドレスのいずれか一方を暗
号化することを特徴としている。
【００１５】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置から出力される際に少な
くとも前記データまたは前記アドレスのいずれか一方を
暗号化することを特徴としている。
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置から出力される際に少な
くとも前記データまたは前記アドレスのいずれか一方を
暗号化することを特徴としている。
【００１６】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置から出力される際に少な
くとも前記データまたは前記アドレスのいずれか一方を
復号化することを特徴としている。
体装置のその他の特徴とするところは、前記論理手段
は、前記データが前記記憶装置から出力される際に少な
くとも前記データまたは前記アドレスのいずれか一方を
復号化することを特徴としている。
【００１７】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記論理手段
は、Field Programmable Gate Array を含むことを特徴
としている。
体装置のその他の特徴とするところは、前記論理手段
は、Field Programmable Gate Array を含むことを特徴
としている。
【００１８】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記記憶装置
は、少なくともマスクＲＯＭまたは電気的に書き換え可
能な不揮発性記憶装置のいずれか一方を含むことを特徴
としている。
体装置のその他の特徴とするところは、前記記憶装置
は、少なくともマスクＲＯＭまたは電気的に書き換え可
能な不揮発性記憶装置のいずれか一方を含むことを特徴
としている。
【００１９】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、端末機との間で非接触で前記
データの送受信を行うアンテナ回路と、前記アンテナ回
路の受信出力から電源電圧を発生し、かつ前記端末機か
ら送られた信号を復調するとともに、前記端末機に送信
する前記データを重畳した高周波電流を生成して前記ア
ンテナ回路に出力する高周波処理回路とを備えたことを
特徴としている。
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、端末機との間で非接触で前記
データの送受信を行うアンテナ回路と、前記アンテナ回
路の受信出力から電源電圧を発生し、かつ前記端末機か
ら送られた信号を復調するとともに、前記端末機に送信
する前記データを重畳した高周波電流を生成して前記ア
ンテナ回路に出力する高周波処理回路とを備えたことを
特徴としている。
【００２０】また、本発明の符号処理方法は、論理が変
更可能な論理回路と、前記論理回路を制御する制御装置
とを備えた機密保持機能を備えた半導体装置の符号処理
方法であって、前記制御装置に符号処理プログラムを供
給し、前記制御装置から前記プログラムに応じた信号を
出力させ、前記信号を前記論理回路に与えて前記プログ
ラムに従って前記論理回路の論理を変更し、前記変更し
た論理によって少なくともデータまたは前記データに関
わるアドレスのいずれか一方に前記符号処理を施し、前
記データを記憶装置に記憶するステップを備えたことを
特徴としている。
更可能な論理回路と、前記論理回路を制御する制御装置
とを備えた機密保持機能を備えた半導体装置の符号処理
方法であって、前記制御装置に符号処理プログラムを供
給し、前記制御装置から前記プログラムに応じた信号を
出力させ、前記信号を前記論理回路に与えて前記プログ
ラムに従って前記論理回路の論理を変更し、前記変更し
た論理によって少なくともデータまたは前記データに関
わるアドレスのいずれか一方に前記符号処理を施し、前
記データを記憶装置に記憶するステップを備えたことを
特徴としている。
【００２１】また、本発明の符号処理方法の他の特徴と
するところは、少なくとも暗号化または復号化処理のい
ずれか一方であることを特徴としている。
するところは、少なくとも暗号化または復号化処理のい
ずれか一方であることを特徴としている。
【００２２】また、本発明の符号処理方法のその他の特
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置に記憶される前に、少なくとも前記デ
ータまたは前記アドレスのいずれか一方を暗号化するス
テップを含むことを特徴としている。
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置に記憶される前に、少なくとも前記デ
ータまたは前記アドレスのいずれか一方を暗号化するス
テップを含むことを特徴としている。
【００２３】また、本発明の符号処理方法のその他の特
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データまたは前記アドレスのいずれか一方を暗号化する
ステップを含むことを特徴としている。
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データまたは前記アドレスのいずれか一方を暗号化する
ステップを含むことを特徴としている。
【００２４】また、本発明の符号処理方法のその他の特
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データまたは前記アドレスのいずれか一方を復号化する
ステップを含むことを特徴としている。
徴とするところは、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データまたは前記アドレスのいずれか一方を復号化する
ステップを含むことを特徴としている。
【００２５】また、本発明の符号処理方法のその他の特
徴とするところは、前記データ記憶ステップは、前記記
憶装置の前記暗号化されたアドレス上に前記データを記
憶するステップを含むことを特徴としている。
徴とするところは、前記データ記憶ステップは、前記記
憶装置の前記暗号化されたアドレス上に前記データを記
憶するステップを含むことを特徴としている。
【００２６】また、本発明の記憶媒体の特徴とするとこ
ろは、論理が変更可能な論理回路と、前記論理回路を制
御する制御装置とを備えた機密保持機能を備えた半導体
装置におけるデータに符号処理を施すプログラムをコン
ピュータに実行させるプログラムコードを記憶したコン
ピュータにより読取り可能な記憶媒体であって、前記制
御装置に符号処理プログラムを供給する第１のプログラ
ムコードと、前記制御装置から前記プログラムに応じた
信号を出力させる第２のプログラムコードと、前記信号
を前記論理回路に与えて前記プログラムに従って前記論
理回路の論理を変更させる第３のプログラムコードと、
前記変更した論理により少なくともデータまたは前記デ
ータに関わるアドレスのいずれか一方に前記符号処理を
施す第４のプログラムコードと、前記データを記憶装置
に記憶する第５のプログラムコードとを記憶したことを
特徴としている。
ろは、論理が変更可能な論理回路と、前記論理回路を制
御する制御装置とを備えた機密保持機能を備えた半導体
装置におけるデータに符号処理を施すプログラムをコン
ピュータに実行させるプログラムコードを記憶したコン
ピュータにより読取り可能な記憶媒体であって、前記制
御装置に符号処理プログラムを供給する第１のプログラ
ムコードと、前記制御装置から前記プログラムに応じた
信号を出力させる第２のプログラムコードと、前記信号
を前記論理回路に与えて前記プログラムに従って前記論
理回路の論理を変更させる第３のプログラムコードと、
前記変更した論理により少なくともデータまたは前記デ
ータに関わるアドレスのいずれか一方に前記符号処理を
施す第４のプログラムコードと、前記データを記憶装置
に記憶する第５のプログラムコードとを記憶したことを
特徴としている。
【００２７】また、本発明の記憶媒体の他の特徴とする
ところは、前記符号処理は、少なくとも暗号化または復
号化処理のいずれか一方であることを特徴としている。
ところは、前記符号処理は、少なくとも暗号化または復
号化処理のいずれか一方であることを特徴としている。
【００２８】また、本発明の記憶媒体のその他の特徴と
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置に記憶される前に、少なくとも前記
データまたは前記アドレスのいずれか一方を暗号化する
プログラムコードを含むことを特徴としている。
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置に記憶される前に、少なくとも前記
データまたは前記アドレスのいずれか一方を暗号化する
プログラムコードを含むことを特徴としている。
【００２９】また、本発明の記憶媒体のその他の特徴と
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置から出力される際に、少なくとも前
記データまたは前記アドレスのいずれか一方を暗号化す
るプログラムコードを含むことを特徴としている。
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置から出力される際に、少なくとも前
記データまたは前記アドレスのいずれか一方を暗号化す
るプログラムコードを含むことを特徴としている。
【００３０】また、本発明の記憶媒体のその他の特徴と
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置から出力される際に、少なくとも前
記データまたは前記アドレスのいずれか一方を復号化す
るプログラムコードを含むことを特徴としている。
するところは、前記第４のプログラムコードは、前記デ
ータが前記記憶装置から出力される際に、少なくとも前
記データまたは前記アドレスのいずれか一方を復号化す
るプログラムコードを含むことを特徴としている。
【００３１】また、本発明の記憶媒体のその他の特徴と
するところは、前記第５のプログラムコードは、前記記
憶装置の前記暗号化されたアドレス上に前記データを記
憶するプログラムコードを含むことを特徴としている。
するところは、前記第５のプログラムコードは、前記記
憶装置の前記暗号化されたアドレス上に前記データを記
憶するプログラムコードを含むことを特徴としている。
【００３２】また、本発明の機密保持機能を備えた半導
体装置の他の特徴とするところは、論理が変更可能であ
って、暗号化プログラムまたは復号化プログラムのいず
れか一方が与えられ、前記プログラムにより前記論理が
変更され、前記変更された論理により信号を処理する可
変論理回路を備えたことを特徴としている。
体装置の他の特徴とするところは、論理が変更可能であ
って、暗号化プログラムまたは復号化プログラムのいず
れか一方が与えられ、前記プログラムにより前記論理が
変更され、前記変更された論理により信号を処理する可
変論理回路を備えたことを特徴としている。
【００３３】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記論理回路
は、Field Programmable Gate Array を含むことを特徴
としている。
体装置のその他の特徴とするところは、前記論理回路
は、Field Programmable Gate Array を含むことを特徴
としている。
【００３４】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、少なくとも接触式または非接
触式であることを特徴としている。
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、少なくとも接触式または非接
触式であることを特徴としている。
【００３５】また、本発明の機密保持機能を備えた半導
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、さらに外部装置との間で前記
信号の交換を電磁波により行うアンテナ回路を備えたこ
とを特徴としている。
体装置のその他の特徴とするところは、前記機密保持機
能を備えた半導体装置は、さらに外部装置との間で前記
信号の交換を電磁波により行うアンテナ回路を備えたこ
とを特徴としている。
【００３６】前記のように構成した本発明によれば、電
気的に書き換え可能な論理回路に設定されるプログラム
に従って記憶装置の入出力が制御されるようになる。前
記電気的に書き換え可能な論理回路上のプログラムは、
チャージされる電荷の有無によって任意に設定されるの
で、構造解析によって論理が解読されることがなく、マ
スクＲＯＭに比べて回路規模も小さくて済む。しかも、
前記電気的に書き換え可能な論理回路に設定された論理
がハードウェア的に実行されるので、処理が速く、その
処理のために中央演算装置を使わずに済む。
気的に書き換え可能な論理回路に設定されるプログラム
に従って記憶装置の入出力が制御されるようになる。前
記電気的に書き換え可能な論理回路上のプログラムは、
チャージされる電荷の有無によって任意に設定されるの
で、構造解析によって論理が解読されることがなく、マ
スクＲＯＭに比べて回路規模も小さくて済む。しかも、
前記電気的に書き換え可能な論理回路に設定された論理
がハードウェア的に実行されるので、処理が速く、その
処理のために中央演算装置を使わずに済む。
【００３７】また、本発明の他の特徴によれば、端末機
に対して非接触でデータの送受信を行うことができるの
で、内部に記憶しているデータを不測に読み取られた
り、破壊されたりする危険を無くすことができる。
に対して非接触でデータの送受信を行うことができるの
で、内部に記憶しているデータを不測に読み取られた
り、破壊されたりする危険を無くすことができる。
【００３８】
【発明の実施の形態】以下、本発明の機密保持機能を備
えた半導体装置の第１の実施の形態を図１に基づいて説
明する。図１に示すように、本実施の形態の機密保持機
能を備えた半導体装置は、マスクＲＯＭ１ａとＥＥＰＲ
ＯＭ１ｂとを含む記憶装置１を具備し、情報を記憶する
ために必要な面積の小型化を図ることと、記憶内容を書
き換え可能にすることの両方をバランス良く可能にして
いる。そして、前記マスクＲＯＭ１ａに暗号化された機
密内容のデータを記憶している。このマスクＲＯＭ１ａ
に記憶した内容は暗号化してあるため、顕微鏡等を用い
て構造解析しても、記憶内容を解読することはほとんど
不可能である。
えた半導体装置の第１の実施の形態を図１に基づいて説
明する。図１に示すように、本実施の形態の機密保持機
能を備えた半導体装置は、マスクＲＯＭ１ａとＥＥＰＲ
ＯＭ１ｂとを含む記憶装置１を具備し、情報を記憶する
ために必要な面積の小型化を図ることと、記憶内容を書
き換え可能にすることの両方をバランス良く可能にして
いる。そして、前記マスクＲＯＭ１ａに暗号化された機
密内容のデータを記憶している。このマスクＲＯＭ１ａ
に記憶した内容は暗号化してあるため、顕微鏡等を用い
て構造解析しても、記憶内容を解読することはほとんど
不可能である。
【００３９】また、本実施の形態の半導体装置は、ＳＲ
ＡＭ型のＦＰＧＡ（Field Programmable Gate Array ）
２と、演算装置であるＣＰＵ（中央演算装置）３とを具
備している。ＦＰＧＡとは、最近、汎用論理集積回路と
して広く使われるようになってきた大規模ＰＬＤ（Prog
rammable Logic Device ）のことであり、入力データを
演算して出力データを得るための論理をユーザが電気的
にプログラムすることができ、しかもハード的に演算を
行うため高速な回路である。
ＡＭ型のＦＰＧＡ（Field Programmable Gate Array ）
２と、演算装置であるＣＰＵ（中央演算装置）３とを具
備している。ＦＰＧＡとは、最近、汎用論理集積回路と
して広く使われるようになってきた大規模ＰＬＤ（Prog
rammable Logic Device ）のことであり、入力データを
演算して出力データを得るための論理をユーザが電気的
にプログラムすることができ、しかもハード的に演算を
行うため高速な回路である。
【００４０】さらに、記憶されたデータの外部出力先で
ある外部装置１００が、出力端子９を介して接続されて
いる。なお、前記外部装置１００には、記憶再生装置５
及び記憶媒体６が設けられている。
ある外部装置１００が、出力端子９を介して接続されて
いる。なお、前記外部装置１００には、記憶再生装置５
及び記憶媒体６が設けられている。
【００４１】前記マスクＲＯＭ１ａに記憶された機密内
容のデータの復号化の方法は、ＦＰＧＡ２が、ＣＰＵ３
で用いる論理上のアドレスＡＤ−１からマスクＲＯＭ１
ａの構造上のアドレス（暗号化されてばらばらの位置に
記憶された一群のデータを復号化して読み出すためのア
ドレス）ＡＤ−２に変換することによって行う。すなわ
ち、ＦＰＧＡ２は、後述するように、ＣＰＵ３から出力
された論理上のアドレスＡＤ−１の入力を受け、それを
マスクＲＯＭ１ａの構造上のアドレスＡＤ−２に変換し
てマスクＲＯＭ１ａに出力する。
容のデータの復号化の方法は、ＦＰＧＡ２が、ＣＰＵ３
で用いる論理上のアドレスＡＤ−１からマスクＲＯＭ１
ａの構造上のアドレス（暗号化されてばらばらの位置に
記憶された一群のデータを復号化して読み出すためのア
ドレス）ＡＤ−２に変換することによって行う。すなわ
ち、ＦＰＧＡ２は、後述するように、ＣＰＵ３から出力
された論理上のアドレスＡＤ−１の入力を受け、それを
マスクＲＯＭ１ａの構造上のアドレスＡＤ−２に変換し
てマスクＲＯＭ１ａに出力する。
【００４２】以下に、図１に示した本実施の形態の半導
体装置の動作の一例を、図２のフローチャートに基づい
て説明する。図２において、ステップＳ１で電源が投入
され、本実施の形態の半導体装置が記憶内容の外部出力
先と接続されると、ステップＳ２でＣＰＵ３が動作し、
記憶内容の外部出力先に対してＦＰＧＡ２に設定する論
理演算のプログラムＰを指定するように要求する。
体装置の動作の一例を、図２のフローチャートに基づい
て説明する。図２において、ステップＳ１で電源が投入
され、本実施の形態の半導体装置が記憶内容の外部出力
先と接続されると、ステップＳ２でＣＰＵ３が動作し、
記憶内容の外部出力先に対してＦＰＧＡ２に設定する論
理演算のプログラムＰを指定するように要求する。
【００４３】この要求に応答して、記憶再生装置５は記
憶媒体６から読み出したプログラムのデータを再生し、
半導体装置に送信する。次に、そのプログラムをステッ
プＳ３でデータＩ／Ｏ部４により受信すると、ＣＰＵ３
は、ステップＳ４で受信したデータを解釈しながらＦＰ
ＧＡ２をプログラムする論理演算のプログラムＰを出力
する。
憶媒体６から読み出したプログラムのデータを再生し、
半導体装置に送信する。次に、そのプログラムをステッ
プＳ３でデータＩ／Ｏ部４により受信すると、ＣＰＵ３
は、ステップＳ４で受信したデータを解釈しながらＦＰ
ＧＡ２をプログラムする論理演算のプログラムＰを出力
する。
【００４４】なお、詳述しないが、不正なデータが入力
された場合は、本半導体装置に記憶されたデータを正し
く出力できる状態にはならないようになっている。ＦＰ
ＧＡ２のプログラムは、あらかじめ多数配置されている
トランジスタをＯＮにしたり、ＯＦＦにしたりすること
で、ＡＮＤ回路やＯＲ回路を任意に組むことによって行
う。
された場合は、本半導体装置に記憶されたデータを正し
く出力できる状態にはならないようになっている。ＦＰ
ＧＡ２のプログラムは、あらかじめ多数配置されている
トランジスタをＯＮにしたり、ＯＦＦにしたりすること
で、ＡＮＤ回路やＯＲ回路を任意に組むことによって行
う。
【００４５】ところで、あらかじめ固定のロジックを組
んである論理回路では、顕微鏡等を用いてゲートアレイ
の配線を辿れば、ＡＮＤ回路やＯＲ回路を識別すること
ができ、その論理回路に設定されている論理を容易に解
読することができる。
んである論理回路では、顕微鏡等を用いてゲートアレイ
の配線を辿れば、ＡＮＤ回路やＯＲ回路を識別すること
ができ、その論理回路に設定されている論理を容易に解
読することができる。
【００４６】これに対して、本実施の形態のようにＦＰ
ＧＡ２を用いた場合は、トランジスタにチャージされる
電荷の有無によって任意のロジックを後から組むので、
顕微鏡等を用いて構造解析しても、設定された論理を解
読することはほとんど不可能である。
ＧＡ２を用いた場合は、トランジスタにチャージされる
電荷の有無によって任意のロジックを後から組むので、
顕微鏡等を用いて構造解析しても、設定された論理を解
読することはほとんど不可能である。
【００４７】このプログラムが終了すると、次に、ＣＰ
Ｕ３はステップＳ５で、データの出力が可能になったこ
とを示す信号をデータＩ／Ｏ部４を介して外部出力先に
送信する。これに対応して、外部出力先からあるアドレ
スのデータの出力が要求され、ステップＳ６でそのアド
レスをデータＩ／Ｏ部４で受信すると、ＣＰＵ３はこの
受信したアドレスＡＤ−１をＦＰＧＡ２に出力する。
Ｕ３はステップＳ５で、データの出力が可能になったこ
とを示す信号をデータＩ／Ｏ部４を介して外部出力先に
送信する。これに対応して、外部出力先からあるアドレ
スのデータの出力が要求され、ステップＳ６でそのアド
レスをデータＩ／Ｏ部４で受信すると、ＣＰＵ３はこの
受信したアドレスＡＤ−１をＦＰＧＡ２に出力する。
【００４８】すると、ＦＰＧＡ２は、ステップＳ７で、
前記ステップＳ４にて設定されたプログラムに基づい
て、論理上のアドレスＡＤ−１を基にマスクＲＯＭ１ａ
の構造上のアドレスＡＤ−２を演算し、それをマスクＲ
ＯＭ１ａに出力する。そして、次のステップＳ８で、マ
スクＲＯＭ１ａは、ＦＰＧＡ２により演算された構造上
のアドレスＡＤ−２に従ってデータＤをＣＰＵ３に出力
する。ＣＰＵ３は、入力されたデータＤを、データＩ／
Ｏ部４を介して外部出力先に出力する。
前記ステップＳ４にて設定されたプログラムに基づい
て、論理上のアドレスＡＤ−１を基にマスクＲＯＭ１ａ
の構造上のアドレスＡＤ−２を演算し、それをマスクＲ
ＯＭ１ａに出力する。そして、次のステップＳ８で、マ
スクＲＯＭ１ａは、ＦＰＧＡ２により演算された構造上
のアドレスＡＤ−２に従ってデータＤをＣＰＵ３に出力
する。ＣＰＵ３は、入力されたデータＤを、データＩ／
Ｏ部４を介して外部出力先に出力する。
【００４９】このように、第１の実施の形態では、暗号
化された記憶内容を復号化するのにＦＰＧＡ２を使って
いるため、ＦＰＧＡ２のプログラムが終了した後はデー
タの出力を高速に行うことができる。しかも、そのデー
タ出力の間はＣＰＵ３はデータの出力のみを行っている
ので、ＣＰＵ３は他の演算を行うことができる。この場
合、マスクＲＯＭ１ａに記憶されたデータ等を用いて、
ＣＰＵ３が独自のデータ処理を行うことができることは
言うまでもない。さらに、前記ＦＰＧＡ２は、ＥＥＰＲ
ＯＭに比べて回路規模が小さく集積化が容易なので、本
実施の形態の半導体装置は安価に提供することができ
る。
化された記憶内容を復号化するのにＦＰＧＡ２を使って
いるため、ＦＰＧＡ２のプログラムが終了した後はデー
タの出力を高速に行うことができる。しかも、そのデー
タ出力の間はＣＰＵ３はデータの出力のみを行っている
ので、ＣＰＵ３は他の演算を行うことができる。この場
合、マスクＲＯＭ１ａに記憶されたデータ等を用いて、
ＣＰＵ３が独自のデータ処理を行うことができることは
言うまでもない。さらに、前記ＦＰＧＡ２は、ＥＥＰＲ
ＯＭに比べて回路規模が小さく集積化が容易なので、本
実施の形態の半導体装置は安価に提供することができ
る。
【００５０】なお、本実施の形態では、ＦＰＧＡ２とし
てＳＲＡＭ型のものを用いた。この場合、電源を切ると
ＦＰＧＡ２の記憶データが破壊されるため、電源を再び
入れたときにはＦＰＧＡ２のプログラムをやり直さなけ
ればならない。しかし、この問題はＳＲＡＭ型のＦＰＧ
Ａの代わりに、ＥＥＰＲＯＭ型のＦＰＧＡを使用するこ
とによって回避することができる。
てＳＲＡＭ型のものを用いた。この場合、電源を切ると
ＦＰＧＡ２の記憶データが破壊されるため、電源を再び
入れたときにはＦＰＧＡ２のプログラムをやり直さなけ
ればならない。しかし、この問題はＳＲＡＭ型のＦＰＧ
Ａの代わりに、ＥＥＰＲＯＭ型のＦＰＧＡを使用するこ
とによって回避することができる。
【００５１】以下に、図１に示したＥＥＰＲＯＭ１ｂに
暗号化されたデータを記憶するための暗号化動作の一例
を、図３のフローチャートに基づいて説明する。図３に
おいて、ステップＳ１０で電源が投入され、図１の半導
体装置が記憶すべきデータの外部入力元に備えられる、
例えば記憶再生装置５及び記憶媒体６と接続されると、
ステップＳ２０でＣＰＵ３が動作し、外部入力先に対し
てＦＰＧＡ２に設定する論理演算のプログラムを指定す
るように要求する。
暗号化されたデータを記憶するための暗号化動作の一例
を、図３のフローチャートに基づいて説明する。図３に
おいて、ステップＳ１０で電源が投入され、図１の半導
体装置が記憶すべきデータの外部入力元に備えられる、
例えば記憶再生装置５及び記憶媒体６と接続されると、
ステップＳ２０でＣＰＵ３が動作し、外部入力先に対し
てＦＰＧＡ２に設定する論理演算のプログラムを指定す
るように要求する。
【００５２】この要求に応答して、記憶再生装置５が記
憶媒体６からプログラムデータを再生し、半導体装置に
送信する。次に、ステップＳ３０で、そのプログラムを
データＩ／Ｏ部４により受信すると、ＣＰＵ３は、ステ
ップＳ４０で受信したデータを解釈しながらＦＰＧＡ２
をプログラムする。なお、ここでも詳述しないが、不正
なデータが入力された場合は、本半導体装置へデータを
正しく入力できる状態にはならないようになっている。
憶媒体６からプログラムデータを再生し、半導体装置に
送信する。次に、ステップＳ３０で、そのプログラムを
データＩ／Ｏ部４により受信すると、ＣＰＵ３は、ステ
ップＳ４０で受信したデータを解釈しながらＦＰＧＡ２
をプログラムする。なお、ここでも詳述しないが、不正
なデータが入力された場合は、本半導体装置へデータを
正しく入力できる状態にはならないようになっている。
【００５３】このプログラムが終了すると、次に、ＣＰ
Ｕ３はステップＳ５０で、データの出力が可能になった
ことを示す信号をデータＩ／Ｏ部４を介して外部出力先
に送信する。これに応答して、外部入力元からあるアド
レスのデータの入力が要求され、ステップＳ６０でその
論理上のアドレスＡＤ−１をデータＩ／Ｏ部４で受信す
ると、ＣＰＵ３はこの受信した論理上のアドレスＡＤ−
１をＦＰＧＡ２に出力する。
Ｕ３はステップＳ５０で、データの出力が可能になった
ことを示す信号をデータＩ／Ｏ部４を介して外部出力先
に送信する。これに応答して、外部入力元からあるアド
レスのデータの入力が要求され、ステップＳ６０でその
論理上のアドレスＡＤ−１をデータＩ／Ｏ部４で受信す
ると、ＣＰＵ３はこの受信した論理上のアドレスＡＤ−
１をＦＰＧＡ２に出力する。
【００５４】すると、ＦＰＧＡ２は、ステップＳ７０
で、前記ステップＳ４にて設定されたプログラムに基づ
いて、論理上のアドレスＡＤ−１からＥＥＰＲＯＭ１ｂ
の構造上のアドレスＡＤ−２を演算し、それをＥＥＰＲ
ＯＭ１ｂに出力する。そして、次のステップＳ８０で外
部入力元からデータをデータＩ／Ｏ部４を介してＣＰＵ
３に入力し、これを構造上のアドレスＡＤ−２としてＥ
ＥＰＲＯＭ１ｂに記憶する。なお、ユーザが外部から暗
号化キーを変える場合には、前記ＦＰＧＡに記憶させて
おいてもよい。
で、前記ステップＳ４にて設定されたプログラムに基づ
いて、論理上のアドレスＡＤ−１からＥＥＰＲＯＭ１ｂ
の構造上のアドレスＡＤ−２を演算し、それをＥＥＰＲ
ＯＭ１ｂに出力する。そして、次のステップＳ８０で外
部入力元からデータをデータＩ／Ｏ部４を介してＣＰＵ
３に入力し、これを構造上のアドレスＡＤ−２としてＥ
ＥＰＲＯＭ１ｂに記憶する。なお、ユーザが外部から暗
号化キーを変える場合には、前記ＦＰＧＡに記憶させて
おいてもよい。
【００５５】このように、図１に示した半導体装置で
は、記憶すべきデータを暗号化するのにもＦＰＧＡ２を
使っているため、ＦＰＧＡ２のプログラムが終了した後
はデータの入力を高速に行うことができる。しかも、そ
のデータ入力の間はＣＰＵ３を使っていないので、ＣＰ
Ｕ３は他の演算を行うことができる。
は、記憶すべきデータを暗号化するのにもＦＰＧＡ２を
使っているため、ＦＰＧＡ２のプログラムが終了した後
はデータの入力を高速に行うことができる。しかも、そ
のデータ入力の間はＣＰＵ３を使っていないので、ＣＰ
Ｕ３は他の演算を行うことができる。
【００５６】ここで、ステップＳ７０でＦＰＧＡ２によ
る構造上のアドレスＡＤ−２の演算方法の一例を説明す
る。ＥＥＰＲＯＭ１ｂのアドレスが００００ｈからＦＦ
ＦＦｈまであるとする。この場合、ＥＥＰＲＯＭ１ｂの
容量に応じて記憶すべきデータの順列が００００ｈ番か
らＦＦＦＦｈ番まで存在する。そして、記憶すべきデー
タの順列を一定の法則に基づいて並べ直し、ＥＥＰＲＯ
Ｍ１ｂに記憶する。
る構造上のアドレスＡＤ−２の演算方法の一例を説明す
る。ＥＥＰＲＯＭ１ｂのアドレスが００００ｈからＦＦ
ＦＦｈまであるとする。この場合、ＥＥＰＲＯＭ１ｂの
容量に応じて記憶すべきデータの順列が００００ｈ番か
らＦＦＦＦｈ番まで存在する。そして、記憶すべきデー
タの順列を一定の法則に基づいて並べ直し、ＥＥＰＲＯ
Ｍ１ｂに記憶する。
【００５７】具体的なデータの並べ直しの方法として、
下記の表１に示すように、例えば、ＡＢＡＢｈのデータ
につき、ＡＢＡＢｈを２進表示して（１０１０ １０１
１１０１０ １０１１）2 とし、さらにこの値を左シフ
トして（０１０１ ０１１１ ０１０１ ０１１１）2
とする。つまり、５７５７ｈ番目に並べなおす。
下記の表１に示すように、例えば、ＡＢＡＢｈのデータ
につき、ＡＢＡＢｈを２進表示して（１０１０ １０１
１１０１０ １０１１）2 とし、さらにこの値を左シフ
トして（０１０１ ０１１１ ０１０１ ０１１１）2
とする。つまり、５７５７ｈ番目に並べなおす。
【００５８】
【表１】
【００５９】並べ直されて生成された新しい順列で、外
部から与えられたデータがデータＩ／Ｏ部４、ＣＰＵ３
を介してＥＥＰＲＯＭ１ｂの各番地に記憶される。した
がって、ＥＥＰＲＯＭ１ｂに記憶されるデータの順列は
元のデータの順列とは異なる暗号化されたものとなり、
元のデータを解読するのは困難となる。
部から与えられたデータがデータＩ／Ｏ部４、ＣＰＵ３
を介してＥＥＰＲＯＭ１ｂの各番地に記憶される。した
がって、ＥＥＰＲＯＭ１ｂに記憶されるデータの順列は
元のデータの順列とは異なる暗号化されたものとなり、
元のデータを解読するのは困難となる。
【００６０】前記暗号化処理されて記憶装置１に記憶さ
れたデータを復号化（図２のステップＳ７）するには、
ＣＰＵ３からＦＰＧＡ２に入力された論理上のアドレス
ＡＤ−１から左シフトした構造上のアドレスＡＤ−２を
算出し、そのアドレスをデコードするプログラムをＦＰ
ＧＡ２に書き込んでおけば、このプログラムにより復号
化されたデータを読み出すことができる。
れたデータを復号化（図２のステップＳ７）するには、
ＣＰＵ３からＦＰＧＡ２に入力された論理上のアドレス
ＡＤ−１から左シフトした構造上のアドレスＡＤ−２を
算出し、そのアドレスをデコードするプログラムをＦＰ
ＧＡ２に書き込んでおけば、このプログラムにより復号
化されたデータを読み出すことができる。
【００６１】具体的なデータの並べ直しのさらなる方法
としては、前述した表１において、例えば、ＡＢＡＢｈ
番地のデータにつき、ＡＢＡＢｈ番地を２進表示して
（（１０１０ １０１１ １０１０ １０１１）2 と
し、この値と適当に決めた乱数（１１００ ０１１０
１１１１ ０１１１）2 との排他的論理和をとって得た
値（０１１０ １１０１ ０１０１ １１００）2 、つ
まり６Ｂ５Ａｈ番目に並べ直す。
としては、前述した表１において、例えば、ＡＢＡＢｈ
番地のデータにつき、ＡＢＡＢｈ番地を２進表示して
（（１０１０ １０１１ １０１０ １０１１）2 と
し、この値と適当に決めた乱数（１１００ ０１１０
１１１１ ０１１１）2 との排他的論理和をとって得た
値（０１１０ １１０１ ０１０１ １１００）2 、つ
まり６Ｂ５Ａｈ番目に並べ直す。
【００６２】そして、並べ直され生成された新しい順列
で、外部から与えられたデータをデータＩ／Ｏ部４、Ｃ
ＰＵ３３を介してＥＥＰＲＯＭ１ｂの各番地に記憶す
る。
で、外部から与えられたデータをデータＩ／Ｏ部４、Ｃ
ＰＵ３３を介してＥＥＰＲＯＭ１ｂの各番地に記憶す
る。
【００６３】例えば、個人情報を記憶する場合におい
て、新たな個人情報を追加したり、既存の個人情報を修
正したりしたいという要求が多くある場合には、マスク
ＲＯＭ１ａの容量を小さくするとともに、ＥＥＰＲＯＭ
１ｂの記憶容量を大きくすることで、書換え可能なメモ
リ領域を大きくすることが可能である。なお、ＥＥＰＲ
ＯＭ１ｂの代わりにＤＲＡＭ等の揮発性メモリを用いる
ことも可能である。
て、新たな個人情報を追加したり、既存の個人情報を修
正したりしたいという要求が多くある場合には、マスク
ＲＯＭ１ａの容量を小さくするとともに、ＥＥＰＲＯＭ
１ｂの記憶容量を大きくすることで、書換え可能なメモ
リ領域を大きくすることが可能である。なお、ＥＥＰＲ
ＯＭ１ｂの代わりにＤＲＡＭ等の揮発性メモリを用いる
ことも可能である。
【００６４】なお、前記暗号化、復号化処理において、
ＥＥＰＲＯＭ１ｂを用いた場合には、ＦＰＧＡ２にアド
レッシングのプログラムを書き込んでおけばよい。
ＥＥＰＲＯＭ１ｂを用いた場合には、ＦＰＧＡ２にアド
レッシングのプログラムを書き込んでおけばよい。
【００６５】ＦＰＧＡを利用した情報処理装置として
は、例えば特開平７−１６８７５０号公報に開示されて
いる。この装置では、プログラムデータが記憶されたメ
モリにＦＰＧＡが接続され、ＣＰＵの制御の下で、メモ
リに記憶されたプログラムデータに従ってＦＰＧＡの論
理回路を制御するようにしている。
は、例えば特開平７−１６８７５０号公報に開示されて
いる。この装置では、プログラムデータが記憶されたメ
モリにＦＰＧＡが接続され、ＣＰＵの制御の下で、メモ
リに記憶されたプログラムデータに従ってＦＰＧＡの論
理回路を制御するようにしている。
【００６６】しかし、前記公報の図１に示されたよう
に、この装置ではメモリに記憶されたＦＰＧＡによりＣ
ＰＵと周辺機器との間でデータ通信を行うに過ぎないも
のであり、本実施の形態のように、ＦＰＧＡに暗号化・
復号化プログラムを保持しておく。そして、ＣＰＵから
与えられたデータによりプログラムされたＦＰＧＡで暗
号化されたデータをメモリに記憶し、前記記憶された暗
号化データを復号することは開示されていない。
に、この装置ではメモリに記憶されたＦＰＧＡによりＣ
ＰＵと周辺機器との間でデータ通信を行うに過ぎないも
のであり、本実施の形態のように、ＦＰＧＡに暗号化・
復号化プログラムを保持しておく。そして、ＣＰＵから
与えられたデータによりプログラムされたＦＰＧＡで暗
号化されたデータをメモリに記憶し、前記記憶された暗
号化データを復号することは開示されていない。
【００６７】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４に示すように、本実施の形態の
半導体装置も前記した第１の実施の形態と同様に、マス
クＲＯＭ１０ａ及びＥＥＰＲＯＭ１０ｂよりなる記憶装
置１０と、ＦＰＧＡ２０と、ＣＰＵ３０とを具備してお
り、ＦＰＧＡ２０をデータの暗号化あるいは復号化を行
うインタフェース回路として用いている。
基づいて説明する。図４に示すように、本実施の形態の
半導体装置も前記した第１の実施の形態と同様に、マス
クＲＯＭ１０ａ及びＥＥＰＲＯＭ１０ｂよりなる記憶装
置１０と、ＦＰＧＡ２０と、ＣＰＵ３０とを具備してお
り、ＦＰＧＡ２０をデータの暗号化あるいは復号化を行
うインタフェース回路として用いている。
【００６８】本実施の形態において、第１の実施の形態
と異なる点は、外部出力先により指定されたアドレスが
ＣＰＵ３０から記憶装置１０に直接入力されるととも
に、そのアドレスに従って記憶装置１０より出力される
構造上のデータＤ−２がＦＰＧＡ２０によって論理上の
データＤ−１に変換され、ＣＰＵ３０に入力されている
ことである。
と異なる点は、外部出力先により指定されたアドレスが
ＣＰＵ３０から記憶装置１０に直接入力されるととも
に、そのアドレスに従って記憶装置１０より出力される
構造上のデータＤ−２がＦＰＧＡ２０によって論理上の
データＤ−１に変換され、ＣＰＵ３０に入力されている
ことである。
【００６９】すなわち、本実施の形態においては、前記
記憶装置１０に記憶されている機密データの復号化の方
法は、ＦＰＧＡ２０が、マスクＲＯＭ１０ａより読み出
された構造上のデータ（暗号化されたままのデータ）Ｄ
−２からＣＰＵ３０で用いる論理上のデータＤ−１に変
換することによって行う。
記憶装置１０に記憶されている機密データの復号化の方
法は、ＦＰＧＡ２０が、マスクＲＯＭ１０ａより読み出
された構造上のデータ（暗号化されたままのデータ）Ｄ
−２からＣＰＵ３０で用いる論理上のデータＤ−１に変
換することによって行う。
【００７０】すなわち、ＦＰＧＡ２０は、マスクＲＯＭ
１０ａからの構造上のデータＤ−２の入力を受け、それ
をＣＰＵ３０の論理上のデータＤ−１に変換してＣＰＵ
３０に出力する。
１０ａからの構造上のデータＤ−２の入力を受け、それ
をＣＰＵ３０の論理上のデータＤ−１に変換してＣＰＵ
３０に出力する。
【００７１】前記図４に示す第２の実施の形態による半
導体装置の動作は、電源が投入され、データの出力が可
能な状態となるまでは、図２のステップＳ１〜Ｓ５と同
様である。しかし、この第２の実施の形態では、その後
の動作が第１の実施の形態と異なる。
導体装置の動作は、電源が投入され、データの出力が可
能な状態となるまでは、図２のステップＳ１〜Ｓ５と同
様である。しかし、この第２の実施の形態では、その後
の動作が第１の実施の形態と異なる。
【００７２】すなわち、図５に示すように、外部出力先
からあるアドレスのデータの出力が要求され、ステップ
Ｓ６ａでそのアドレスをデータＩ／Ｏ部４で受信する
と、ＣＰＵ３０はこの受信したアドレスをＦＰＧＡ２に
出力する。
からあるアドレスのデータの出力が要求され、ステップ
Ｓ６ａでそのアドレスをデータＩ／Ｏ部４で受信する
と、ＣＰＵ３０はこの受信したアドレスをＦＰＧＡ２に
出力する。
【００７３】すると、ＦＰＧＡ２０は、ステップＳ７ａ
において、ステップＳ４０で設定されたプログラムに基
づいて論理上のデータを演算する。そして、次のステッ
プＳ８０で前記演算した論理上のデータを、ＣＰＵ３０
から与えられたＥＥＰＲＯＭ１０ｂのアドレスに記憶す
る。
において、ステップＳ４０で設定されたプログラムに基
づいて論理上のデータを演算する。そして、次のステッ
プＳ８０で前記演算した論理上のデータを、ＣＰＵ３０
から与えられたＥＥＰＲＯＭ１０ｂのアドレスに記憶す
る。
【００７４】一方、図６に示すように、ＦＰＧＡからあ
るアドレスのデータの出力が要求され、ステップＳ６０
ａでそのアドレスをデータＩ／Ｏ部４で受信すると、Ｃ
ＰＵ３０はこの受信したアドレスＡＤを記憶装置１０に
出力する。
るアドレスのデータの出力が要求され、ステップＳ６０
ａでそのアドレスをデータＩ／Ｏ部４で受信すると、Ｃ
ＰＵ３０はこの受信したアドレスＡＤを記憶装置１０に
出力する。
【００７５】すると、ＦＰＧＡ２０は、ステップＳ４０
で設定されたプログラムに基づいて、ステップＳ７０ａ
で構造上のデータＤ−２を演算する。そして、次のステ
ップＳ８０で構造上のデータＤ−２をＥＥＰＲＯＭ１０
ｂのＣＰＵ３０から与えられたアドレスに記憶する。
で設定されたプログラムに基づいて、ステップＳ７０ａ
で構造上のデータＤ−２を演算する。そして、次のステ
ップＳ８０で構造上のデータＤ−２をＥＥＰＲＯＭ１０
ｂのＣＰＵ３０から与えられたアドレスに記憶する。
【００７６】このように、第２の実施の形態では、記憶
すべきデータを暗号化するのにもＦＰＧＡ２０を使って
いるため、ＦＰＧＡ２０のプログラムが終了した後はデ
ータの入力を高速に行うことができる。しかも、そのデ
ータを出力する間はＣＰＵ３０はデータ入力しか行って
いないので、ＣＰＵ３０は他の演算を行うことができ
る。ここで、図６のステップＳ７０ａで行うＦＰＧＡ２
０による構造上のデータの演算方法の一例を説明する。
すべきデータを暗号化するのにもＦＰＧＡ２０を使って
いるため、ＦＰＧＡ２０のプログラムが終了した後はデ
ータの入力を高速に行うことができる。しかも、そのデ
ータを出力する間はＣＰＵ３０はデータ入力しか行って
いないので、ＣＰＵ３０は他の演算を行うことができ
る。ここで、図６のステップＳ７０ａで行うＦＰＧＡ２
０による構造上のデータの演算方法の一例を説明する。
【００７７】ＥＥＰＲＯＭ１０ｂの一つのアドレスにつ
き一つのワード（語長）が取り出され、一つのワード当
たり１６ビットのデータが含まれているとする。この１
６ビットのデータを一定の法則に基づいて並べ直し、Ｅ
ＥＰＲＯＭ１０ｂに記憶する。
き一つのワード（語長）が取り出され、一つのワード当
たり１６ビットのデータが含まれているとする。この１
６ビットのデータを一定の法則に基づいて並べ直し、Ｅ
ＥＰＲＯＭ１０ｂに記憶する。
【００７８】例えば、ＡＢＡＢｈという１６ビットのデ
ータについて、ＡＢＡＢｈを２進表示して（１０１０
１０１１ １０１０ １０１１）2 とし、さらにこの値
を左シフトして（０１０１ ０１１１ ０１０１ ０１
１１）2 とする。つまり、データ５７５７ｈをＥＥＰＲ
ＯＭ１０ｂに記憶する。
ータについて、ＡＢＡＢｈを２進表示して（１０１０
１０１１ １０１０ １０１１）2 とし、さらにこの値
を左シフトして（０１０１ ０１１１ ０１０１ ０１
１１）2 とする。つまり、データ５７５７ｈをＥＥＰＲ
ＯＭ１０ｂに記憶する。
【００７９】この結果、ＥＥＰＲＯＭ１０ｂに記憶され
たデータは元のデータとは異なる暗号化されたものとな
り、元のデータを解読するのは困難となる。前記暗号化
処理されてＥＥＰＲＯＭ１０ｂに記憶されたデータを復
号化（図５のステップＳ７ａ）するには、得られた１６
ビットのデータを左シフトするプログラムをＦＰＧＡ２
０に書き込んでおけば、このプログラムにより復号化さ
れたデータを読み出すことができる。
たデータは元のデータとは異なる暗号化されたものとな
り、元のデータを解読するのは困難となる。前記暗号化
処理されてＥＥＰＲＯＭ１０ｂに記憶されたデータを復
号化（図５のステップＳ７ａ）するには、得られた１６
ビットのデータを左シフトするプログラムをＦＰＧＡ２
０に書き込んでおけば、このプログラムにより復号化さ
れたデータを読み出すことができる。
【００８０】なお、この第２の実施の形態でも第１の実
施の形態と同様に、ユーザ側で記憶内容を電気的に自由
に書き換えたいとのニーズに対応するために、書換え可
能なＥＥＰＲＯＭ１０ｂの記憶容量を大きくすることも
可能である。この場合は、ＦＰＧＡ２０に暗号化のため
のプログラムを設定し、ＣＰＵ３０から供給されるデー
タをＦＰＧＡ２０で暗号化してＥＥＰＲＯＭ１０ｂに供
給するようにすれば良い。
施の形態と同様に、ユーザ側で記憶内容を電気的に自由
に書き換えたいとのニーズに対応するために、書換え可
能なＥＥＰＲＯＭ１０ｂの記憶容量を大きくすることも
可能である。この場合は、ＦＰＧＡ２０に暗号化のため
のプログラムを設定し、ＣＰＵ３０から供給されるデー
タをＦＰＧＡ２０で暗号化してＥＥＰＲＯＭ１０ｂに供
給するようにすれば良い。
【００８１】なお、前記暗号化、復号化処理において、
図４のＥＥＰＲＯＭ１０ｂにデータを書き込んだ場合に
は、ＦＰＧＡ２０にアドレッシングのプログラムを書き
込んでおけばよい。
図４のＥＥＰＲＯＭ１０ｂにデータを書き込んだ場合に
は、ＦＰＧＡ２０にアドレッシングのプログラムを書き
込んでおけばよい。
【００８２】また、第２の実施の形態でもＦＰＧＡ２０
として、ＳＲＡＭ型のものを用いる形態を示している
が、この場合は、電源を切るとＦＰＧＡ２０の記憶デー
タが破壊されるため、電源を再び入れたときにはＦＰＧ
Ａ２０のプログラムをやり直さなければならない。しか
し、この問題はＳＲＡＭ型のＦＰＧＡの代わりにＥＥＰ
ＲＯＭ型のＦＰＧＡを使用することによって回避するこ
とができる。
として、ＳＲＡＭ型のものを用いる形態を示している
が、この場合は、電源を切るとＦＰＧＡ２０の記憶デー
タが破壊されるため、電源を再び入れたときにはＦＰＧ
Ａ２０のプログラムをやり直さなければならない。しか
し、この問題はＳＲＡＭ型のＦＰＧＡの代わりにＥＥＰ
ＲＯＭ型のＦＰＧＡを使用することによって回避するこ
とができる。
【００８３】この場合には、ＦＰＧＡ２０にプログラム
する複数のプログラムにそれぞれコードを割り当て、Ｆ
ＰＧＡ２０にプログラムする時にはこの複数のプログラ
ムから選択された１つのプログラムに従ってＦＰＧＡ２
０をプログラムする。このとき、プログラムのコードも
記憶しておく。
する複数のプログラムにそれぞれコードを割り当て、Ｆ
ＰＧＡ２０にプログラムする時にはこの複数のプログラ
ムから選択された１つのプログラムに従ってＦＰＧＡ２
０をプログラムする。このとき、プログラムのコードも
記憶しておく。
【００８４】一旦プログラムされたＦＰＧＡ２０にアク
セスするときには、まず記憶されたプログラムコードが
ＣＰＵ３０を通じて外部機器に出力され、外部機器はこ
のプログラムコードを元に、この半導体装置に対するア
クセスの仕方を変更してアクセスする。すなわち、この
半導体装置と外部機器は、プログラムコードを共通の鍵
として使用し、秘密情報の解読を協調して行うことがで
きる。
セスするときには、まず記憶されたプログラムコードが
ＣＰＵ３０を通じて外部機器に出力され、外部機器はこ
のプログラムコードを元に、この半導体装置に対するア
クセスの仕方を変更してアクセスする。すなわち、この
半導体装置と外部機器は、プログラムコードを共通の鍵
として使用し、秘密情報の解読を協調して行うことがで
きる。
【００８５】例えば、外部機器の方で１バイトずつのア
ドレスに対して所定ビットずつビットシフトを施してこ
の半導体装置に供給する。そして、ＦＰＧＡ２０では、
それを逆方向にビットシフトして記憶装置１０に対する
アドレスとすることで暗号化する場合に利用できる。
ドレスに対して所定ビットずつビットシフトを施してこ
の半導体装置に供給する。そして、ＦＰＧＡ２０では、
それを逆方向にビットシフトして記憶装置１０に対する
アドレスとすることで暗号化する場合に利用できる。
【００８６】この場合、ＥＥＰＲＯＭ１０ｂに記憶する
内容自体は共通でも、ビットシフト量をＦＰＧＡ２０の
書き込み時に変更することで複数の暗号化が達成でき、
頻繁にＦＰＧＡ２０を書き換えることにより、機密性を
より高めることができる。なお、実際の暗号化では、ビ
ットシフトと逆シフトといったような単純な変換ではな
く、周辺機器側でより複雑な変換が行われる。
内容自体は共通でも、ビットシフト量をＦＰＧＡ２０の
書き込み時に変更することで複数の暗号化が達成でき、
頻繁にＦＰＧＡ２０を書き換えることにより、機密性を
より高めることができる。なお、実際の暗号化では、ビ
ットシフトと逆シフトといったような単純な変換ではな
く、周辺機器側でより複雑な変換が行われる。
【００８７】また、図１、図４に示した半導体装置にお
いて、記憶装置１及び１０には暗号化していないデータ
を記憶しておき、それをＦＰＧＡ２、ＦＰＧＡ２０で暗
号化して出力するようにすることも可能である。例え
ば、本発明の半導体装置と外部出力先との間で行われる
通信が傍受され機密内容が漏れることを防止するため、
通信内容を暗号化する必要がある場合にこの方法を応用
することができる。
いて、記憶装置１及び１０には暗号化していないデータ
を記憶しておき、それをＦＰＧＡ２、ＦＰＧＡ２０で暗
号化して出力するようにすることも可能である。例え
ば、本発明の半導体装置と外部出力先との間で行われる
通信が傍受され機密内容が漏れることを防止するため、
通信内容を暗号化する必要がある場合にこの方法を応用
することができる。
【００８８】この場合は、例えば第１の実施の形態にお
いてＣＰＵ３０よりデータＩ／Ｏ部４を介して外部出力
先に出力する機密データの暗号化は、次のように行う。
例えば、ＣＰＵ３は、外部出力先から受信したデータを
解釈しながら、暗号化を行うためのプログラムをＦＰＧ
Ａ２にセットする。そして、前記ＦＰＧＡ２が、ＣＰＵ
３から供給される論理上のアドレスＡＤ−１を構造上の
アドレスＡＤ−２に変換することによって行うようにし
ても良い。
いてＣＰＵ３０よりデータＩ／Ｏ部４を介して外部出力
先に出力する機密データの暗号化は、次のように行う。
例えば、ＣＰＵ３は、外部出力先から受信したデータを
解釈しながら、暗号化を行うためのプログラムをＦＰＧ
Ａ２にセットする。そして、前記ＦＰＧＡ２が、ＣＰＵ
３から供給される論理上のアドレスＡＤ−１を構造上の
アドレスＡＤ−２に変換することによって行うようにし
ても良い。
【００８９】さらに、例えば第２の実施の形態において
ＣＰＵ３０よりデータＩ／Ｏ部４０を介して外部出力先
に出力する機密データの暗号化は、次のように行う。例
えば、ＣＰＵ３０は外部出力先から受信したデータを解
釈しながら、暗号化を行うためのプログラムをＦＰＧＡ
２０にセットする。そして、ＦＰＧＡ２０が、その後マ
スクＲＯＭ１０ａから読み出される構造上のデータ（暗
号化されていない）Ｄ−２からＣＰＵ３０で用いる論理
上のデータ（暗号化されたデータ）Ｄ−１に変換するこ
とによって暗号化を行う。
ＣＰＵ３０よりデータＩ／Ｏ部４０を介して外部出力先
に出力する機密データの暗号化は、次のように行う。例
えば、ＣＰＵ３０は外部出力先から受信したデータを解
釈しながら、暗号化を行うためのプログラムをＦＰＧＡ
２０にセットする。そして、ＦＰＧＡ２０が、その後マ
スクＲＯＭ１０ａから読み出される構造上のデータ（暗
号化されていない）Ｄ−２からＣＰＵ３０で用いる論理
上のデータ（暗号化されたデータ）Ｄ−１に変換するこ
とによって暗号化を行う。
【００９０】次に、本発明の第３の実施の形態として、
前記した第１の実施の形態と第２の実施の形態とを組み
合わせることにより、アドレスとデータとの両者をＦＰ
ＧＡで暗号化・復号化する演算を行う装置を考えること
ができる。この場合は、図１に示したアドレス変換用の
ＦＰＧＡ２と、図４に示したデータ変換用のＦＰＧＡ２
０とを設け、それぞれに対して適当なプログラムをセッ
トすることで実現することができる。
前記した第１の実施の形態と第２の実施の形態とを組み
合わせることにより、アドレスとデータとの両者をＦＰ
ＧＡで暗号化・復号化する演算を行う装置を考えること
ができる。この場合は、図１に示したアドレス変換用の
ＦＰＧＡ２と、図４に示したデータ変換用のＦＰＧＡ２
０とを設け、それぞれに対して適当なプログラムをセッ
トすることで実現することができる。
【００９１】次に、図７を参照しながら本発明の第４の
実施の形態を説明する。この実施の形態の半導体装置
は、図４に示した半導体装置にＲＦ部５０及びアンテナ
回路６０を設けたものである。なお、本実施の形態にお
いては、記憶装置１０としてマスクＲＯＭ１０ａの他
に、可変データを格納するＥＥＰＲＯＭ１０ｂを設けて
いる。
実施の形態を説明する。この実施の形態の半導体装置
は、図４に示した半導体装置にＲＦ部５０及びアンテナ
回路６０を設けたものである。なお、本実施の形態にお
いては、記憶装置１０としてマスクＲＯＭ１０ａの他
に、可変データを格納するＥＥＰＲＯＭ１０ｂを設けて
いる。
【００９２】前記アンテナ回路６０は、コイル６１とコ
ンデンサ６２とからなる並列共振回路からなり、半導体
装置の電源電力を図示しない端末機から受け取る機能
と、端末機との間でデータ信号の送受信を行う機能とを
兼ねたものであり、例えば、１ＭＨｚ以上の高周波のキ
ャリア信号による無線の信号伝送を行うことができるよ
うにしている。
ンデンサ６２とからなる並列共振回路からなり、半導体
装置の電源電力を図示しない端末機から受け取る機能
と、端末機との間でデータ信号の送受信を行う機能とを
兼ねたものであり、例えば、１ＭＨｚ以上の高周波のキ
ャリア信号による無線の信号伝送を行うことができるよ
うにしている。
【００９３】このような構成により、前記コイル６１を
通じて端末機からの電波を受信すると、その受信電力が
ＲＦ部５０に供給される。ＲＦ部５０は高周波処理を行
うために設けられた回路であり、供給された受信電力か
ら内部で使用する電源電圧を発生するとともに、受信電
力中に含まれる信号成分を復調し、この復調した信号を
Ｉ／Ｏ部４０に出力する。前記Ｉ／Ｏ部４０から先の動
作は、前述した動作と同様である。
通じて端末機からの電波を受信すると、その受信電力が
ＲＦ部５０に供給される。ＲＦ部５０は高周波処理を行
うために設けられた回路であり、供給された受信電力か
ら内部で使用する電源電圧を発生するとともに、受信電
力中に含まれる信号成分を復調し、この復調した信号を
Ｉ／Ｏ部４０に出力する。前記Ｉ／Ｏ部４０から先の動
作は、前述した動作と同様である。
【００９４】一方、半導体装置から信号を出力する場合
には、前述した動作と逆の動作となる。すなわち、ＲＦ
部５０はＩ／Ｏ部４０から与えられた信号成分をキャリ
アに重畳して高周波電流を生成する。そして、生成した
高周波電流を前記アンテナ回路６０に供給し、端末機に
向けて送信する。なお、端末機との間で信号の送受信を
行うときには、端末機から動作電力が送られているの
で、半導体装置は送信電力を得ることができる。
には、前述した動作と逆の動作となる。すなわち、ＲＦ
部５０はＩ／Ｏ部４０から与えられた信号成分をキャリ
アに重畳して高周波電流を生成する。そして、生成した
高周波電流を前記アンテナ回路６０に供給し、端末機に
向けて送信する。なお、端末機との間で信号の送受信を
行うときには、端末機から動作電力が送られているの
で、半導体装置は送信電力を得ることができる。
【００９５】前述したように、本実施の形態の半導体装
置は、端末機と非接触でデータの送受信を行うことがで
きるので、非接触型のＩＣカードに内蔵する半導体装置
として好適に使用することができる。
置は、端末機と非接触でデータの送受信を行うことがで
きるので、非接触型のＩＣカードに内蔵する半導体装置
として好適に使用することができる。
【００９６】例えば、交通手段における定期券として使
用した場合、端末機である改札口を非接触で通過するこ
とができるので、通行がスムースとなり、ラッシュアワ
ー時における改札口の混雑を大幅に緩和することができ
るようになる。このように、定期券として使用した場
合、定期券の有効期限等のように、内部に格納するデー
タを書き換える必要が生じる。
用した場合、端末機である改札口を非接触で通過するこ
とができるので、通行がスムースとなり、ラッシュアワ
ー時における改札口の混雑を大幅に緩和することができ
るようになる。このように、定期券として使用した場
合、定期券の有効期限等のように、内部に格納するデー
タを書き換える必要が生じる。
【００９７】図７に示したように、本実施の形態の半導
体装置は、マスクＲＯＭ１０ａの他にＥＥＰＲＯＭ１０
ｂを有しているので、前記ＥＥＰＲＯＭ１０ｂに可変デ
ータを格納するようにしておくことにより、何回でも繰
り返し使用することができる。なお、データを書き換え
る場合にも、非接触で行うことができるので、金属の接
点を介してデータの送受を行う場合と比較して、内蔵し
ているデータの秘密を保持し易い利点もある。
体装置は、マスクＲＯＭ１０ａの他にＥＥＰＲＯＭ１０
ｂを有しているので、前記ＥＥＰＲＯＭ１０ｂに可変デ
ータを格納するようにしておくことにより、何回でも繰
り返し使用することができる。なお、データを書き換え
る場合にも、非接触で行うことができるので、金属の接
点を介してデータの送受を行う場合と比較して、内蔵し
ているデータの秘密を保持し易い利点もある。
【００９８】また、本実施の形態の場合には、端子７０
を設けているので、端末機と接触して使用するＩＣカー
ドとしても良好に使用することができる。なお、図７に
おいては、アンテナ回路６０を本体から突出して示して
いるが、前記アンテナ回路６０は、実際には本体の表面
上に配置される。
を設けているので、端末機と接触して使用するＩＣカー
ドとしても良好に使用することができる。なお、図７に
おいては、アンテナ回路６０を本体から突出して示して
いるが、前記アンテナ回路６０は、実際には本体の表面
上に配置される。
【００９９】なお、前述した実施の形態を実現するため
に、図１、図４及び図７の各デバイスを動作させるよう
に各デバイスと接続された装置あるいはシステム内のコ
ンピュータ（ＣＰＵあるいはＭＰＵ）に対し、前述した
実施の形態を実現するためのソフトウェアのプログラム
コードを供給し、そのコンピュータに格納されたプログ
ラムに従って前記各デバイスを動作させることによって
実施したものも本発明の範疇に入る。
に、図１、図４及び図７の各デバイスを動作させるよう
に各デバイスと接続された装置あるいはシステム内のコ
ンピュータ（ＣＰＵあるいはＭＰＵ）に対し、前述した
実施の形態を実現するためのソフトウェアのプログラム
コードを供給し、そのコンピュータに格納されたプログ
ラムに従って前記各デバイスを動作させることによって
実施したものも本発明の範疇に入る。
【０１００】この場合、前記ソフトウェアのプログラム
コード自体が前述した実施の形態を実現することにな
り、そのプログラムコード自体及びそのプログラムコー
ドをコンピュータに供給するための手段、例えばそのプ
ログラムコードを格納した記憶媒体は本発明を構成す
る。
コード自体が前述した実施の形態を実現することにな
り、そのプログラムコード自体及びそのプログラムコー
ドをコンピュータに供給するための手段、例えばそのプ
ログラムコードを格納した記憶媒体は本発明を構成す
る。
【０１０１】例えば、図１において、外部出力先（外部
入力先）に設けられる記憶再生装置５及び記憶媒体６が
データＩ／Ｏ部４を介してＣＰＵ３に接続される。記憶
再生装置５により、記憶媒体６に格納されているプログ
ラムコードが読み出されデータＩ／Ｏ部４を介してＣＰ
Ｕ３を動作させる。
入力先）に設けられる記憶再生装置５及び記憶媒体６が
データＩ／Ｏ部４を介してＣＰＵ３に接続される。記憶
再生装置５により、記憶媒体６に格納されているプログ
ラムコードが読み出されデータＩ／Ｏ部４を介してＣＰ
Ｕ３を動作させる。
【０１０２】なお、前記プログラムコードを記憶する記
憶媒体６としては、例えばフロッピーディスク、ハード
ディスク、光ディスク、ＣＤ−ＲＯＭ、磁気テープ、不
揮発性のメモリカード、ＲＯＭ等を用いることができ
る。
憶媒体６としては、例えばフロッピーディスク、ハード
ディスク、光ディスク、ＣＤ−ＲＯＭ、磁気テープ、不
揮発性のメモリカード、ＲＯＭ等を用いることができ
る。
【０１０３】
【発明の効果】前述たように、本発明は、記憶装置と中
央演算装置と電気的に書き換え可能な論理回路とを備え
る。そして、暗号化、復号化の際には、前記中央演算装
置により設定される暗号化、復号化プログラムに従って
論理回路を書き換えるるようにするとともに、前記論理
が書き換えられた論理回路により記憶装置へ入力するデ
ータの暗号化、及び前記暗号化されたデータの復号を行
うようにしたので、構造解析によって論理が解読されな
いようにする構成を従来よりも小規模に実現することが
できる。しかも、前記電気的に書き換え可能な論理回路
に設定された論理がハードウェア的に実行されるので処
理を速くすることができ、その処理の間に中央演算装置
で他の処理を行うようにすることもできる。これによ
り、記憶内容の機密保持機能を備え、高速な動作が可能
でかつ安価な半導体装置を提供することができる。
央演算装置と電気的に書き換え可能な論理回路とを備え
る。そして、暗号化、復号化の際には、前記中央演算装
置により設定される暗号化、復号化プログラムに従って
論理回路を書き換えるるようにするとともに、前記論理
が書き換えられた論理回路により記憶装置へ入力するデ
ータの暗号化、及び前記暗号化されたデータの復号を行
うようにしたので、構造解析によって論理が解読されな
いようにする構成を従来よりも小規模に実現することが
できる。しかも、前記電気的に書き換え可能な論理回路
に設定された論理がハードウェア的に実行されるので処
理を速くすることができ、その処理の間に中央演算装置
で他の処理を行うようにすることもできる。これによ
り、記憶内容の機密保持機能を備え、高速な動作が可能
でかつ安価な半導体装置を提供することができる。
【０１０４】また、本発明の他の特徴によれば、端末機
に対して非接触でデータの送受信を行うことができるの
で、内部に記憶しているデータを不測に読み取られた
り、破壊されたりする危険を無くすことができる。これ
により、例えば、ＩＣカードに内蔵して使用するのに好
適な半導体装置を提供することができる。
に対して非接触でデータの送受信を行うことができるの
で、内部に記憶しているデータを不測に読み取られた
り、破壊されたりする危険を無くすことができる。これ
により、例えば、ＩＣカードに内蔵して使用するのに好
適な半導体装置を提供することができる。
【図１】本発明の半導体装置を実施した第１の実施の形
態を模式的に示す図である。
態を模式的に示す図である。
【図２】図１に示した第１の実施の形態による半導体装
置の動作の一例を示すフローチャートである。
置の動作の一例を示すフローチャートである。
【図３】図１に示した第１の実施の形態による半導体装
置の動作の一例を示すフローチャートである。
置の動作の一例を示すフローチャートである。
【図４】本発明の半導体装置を実施した第２の実施の形
態を模式的に示す図である。
態を模式的に示す図である。
【図５】図４に示した第２の実施の形態による半導体装
置の動作の一例を示すフローチャートである。
置の動作の一例を示すフローチャートである。
【図６】図４に示した第２の実施の形態による半導体装
置の動作の一例を示すフローチャートである。
置の動作の一例を示すフローチャートである。
【図７】本発明の半導体装置を実施した第４の実施の形
態を模式的に示す図である。
態を模式的に示す図である。
１ 記憶装置 １ａ マスクＲＯＭ １ｂ ＥＥＯＲＯＭ ２ ＦＰＧＡ ３ ＣＰＵ ４ データＩ／Ｏ部 ５ 記憶再生装置 ６ 記憶媒体 ７ 可変論理回路 ８ メモリ ９ 出力端子
Claims (24)
- 【請求項１】 少なくとも一時的に符号処理プログラム
を保持し、前記符号処理プログラムに応じた信号を出力
する制御手段と、 前記信号が与えられて前記プログラムに従って論理を変
更して、少なくともデータまたは前記データに関わるア
ドレスのいずれか一方に符号処理を施す論理が可変な論
理手段と、 前記データを記憶する記憶装置とを備えたことを特徴と
する機密保持機能を備えた半導体装置。 - 【請求項２】 前記符号処理は、少なくとも暗号化また
は復号化処理のいずれか一方であることを特徴とする請
求項１に記載の機密保持機能を備えた半導体装置。 - 【請求項３】 前記論理手段は、前記データが前記記憶
装置に記憶される前に少なくとも前記データまたは前記
アドレスのいずれか一方を暗号化することを特徴とする
請求項２に記載の機密保持機能を備えた半導体装置。 - 【請求項４】 前記論理手段は、前記データが前記記憶
装置から出力される際に少なくとも前記データまたは前
記アドレスのいずれか一方を暗号化することを特徴とす
る請求項２に記載の機密保持機能を備えた半導体装置。 - 【請求項５】 前記論理手段は、前記データが前記記憶
装置から出力される際に少なくとも前記データまたは前
記アドレスのいずれか一方を復号化することを特徴とす
る請求項２に記載の機密保持機能を備えた半導体装置。 - 【請求項６】 前記論理手段は、Field Programmable G
ate Array を含むことを特徴とする請求項１に記載の機
密保持機能を備えた半導体装置。 - 【請求項７】 前記記憶装置は、少なくともマスクＲＯ
Ｍまたは電気的に書き換え可能な不揮発性記憶装置のい
ずれか一方を含むことを特徴とする請求項１に記載の機
密保持機能を備えた半導体装置。 - 【請求項８】 前記機密保持機能を備えた半導体装置
は、端末機との間で非接触で前記データの送受信を行う
アンテナ回路と、 前記アンテナ回路の受信出力から電源電圧を発生し、か
つ前記端末機から送られた信号を復調するとともに、前
記端末機に送信する前記データを重畳した高周波電流を
生成して前記アンテナ回路に出力する高周波処理回路と
を備えたことを特徴とする請求項１に記載の機密保持機
能を備えた半導体装置。 - 【請求項９】 論理が変更可能な論理回路と、前記論理
回路を制御する制御装置とを備えた機密保持機能を備え
た半導体装置の符号処理方法であって、 前記制御装置に符号処理プログラムを供給し、 前記制御装置から前記プログラムに応じた信号を出力さ
せ、 前記信号を前記論理回路に与えて前記プログラムに従っ
て前記論理回路の論理を変更し、 前記変更した論理によって少なくともデータまたは前記
データに関わるアドレスのいずれか一方に前記符号処理
を施し、 前記データを記憶装置に記憶するステップを備えたこと
を特徴とする符号処理方法。 - 【請求項１０】 前記符号処理方法は、少なくとも暗号
化または復号化処理のいずれか一方であることを特徴と
する請求項９に記載の符号処理方法。 - 【請求項１１】 前記符号処理ステップは、前記データ
が前記記憶装置に記憶される前に、少なくとも前記デー
タまたは前記アドレスのいずれか一方を暗号化するステ
ップを含むことを特徴とする請求項１０に記載の符号処
理方法。 - 【請求項１２】 前記符号処理ステップは、前記データ
が前記記憶装置から出力される際に、少なくとも前記デ
ータまたは前記アドレスのいずれか一方を暗号化するス
テップを含むことを特徴とする請求項１０に記載の符号
処理方法。 - 【請求項１３】 前記符号処理ステップは、前記データ
が前記記憶装置から出力される際に、少なくとも前記デ
ータまたは前記アドレスのいずれか一方を復号化するス
テップを含むことを特徴とする請求項１０に記載の符号
処理方法。 - 【請求項１４】 前記データ記憶ステップは、前記記憶
装置の前記暗号化されたアドレス上に前記データを記憶
するステップを含むことを特徴とする請求項１０に記載
の符号処理方法。 - 【請求項１５】 論理が変更可能な論理回路と、前記論
理回路を制御する制御装置とを備えた機密保持機能を備
えた半導体装置におけるデータに符号処理を施すプログ
ラムをコンピュータに実行させるプログラムコードを記
憶したコンピュータにより読取り可能な記憶媒体であっ
て、 前記制御装置に符号処理プログラムを供給する第１のプ
ログラムコードと、 前記制御装置から前記プログラムに応じた信号を出力さ
せる第２のプログラムコードと、 前記信号を前記論理回路に与えて前記プログラムに従っ
て前記論理回路の論理を変更させる第３のプログラムコ
ードと、 前記変更した論理により少なくともデータまたは前記デ
ータに関わるアドレスのいずれか一方に前記符号処理を
施す第４のプログラムコードと、 前記データを記憶装置に記憶する第５のプログラムコー
ドとを記憶したことを特徴とする記憶媒体。 - 【請求項１６】 前記符号処理は、少なくとも暗号化ま
たは復号化処理のいずれか一方であることを特徴とする
請求項１５に記載の記憶媒体。 - 【請求項１７】 前記第４のプログラムコードは、前記
データが前記記憶装置に記憶される前に、少なくとも前
記データまたは前記アドレスのいずれか一方を暗号化す
るプログラムコードを含むことを特徴とする請求項１６
に記載の記憶媒体。 - 【請求項１８】 前記第４のプログラムコードは、前記
データが前記記憶装置から出力される際に、少なくとも
前記データまたは前記アドレスのいずれか一方を暗号化
するプログラムコードを含むことを特徴とする請求項１
６に記載の記憶媒体。 - 【請求項１９】 前記第４のプログラムコードは、前記
データが前記記憶装置から出力される際に、少なくとも
前記データまたは前記アドレスのいずれか一方を復号化
するプログラムコードを含むことを特徴とする請求項１
６に記載の記憶媒体。 - 【請求項２０】 前記第５のプログラムコードは、前記
記憶装置の前記暗号化されたアドレス上に前記データを
記憶するプログラムコードを含むことを特徴とする請求
項１６に記載の記憶媒体。 - 【請求項２１】 論理が変更可能であって、暗号化プロ
グラムまたは復号化プログラムのいずれか一方が与えら
れ、前記プログラムにより前記論理が変更され、前記変
更された論理により信号を処理する可変論理回路を備え
たことを特徴とする機密保持機能を備えた半導体装置。 - 【請求項２２】 前記論理回路は、Field Programmable
Gate Array を含むことを特徴とする請求項２１に記載
の機密保持機能を備えた半導体装置。 - 【請求項２３】 前記機密保持機能を備えた半導体装置
は、少なくとも接触式または非接触式であることを特徴
とする請求項２１に記載の機密保持機能を備えた半導体
装置。 - 【請求項２４】 前記機密保持機能を備えた半導体装置
は、さらに外部装置との間で前記信号の交換を電磁波に
より行うアンテナ回路を備えたことを特徴とする請求項
２１に記載の機密保持機能を備えた半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257561A JPH10143441A (ja) | 1996-09-13 | 1997-09-05 | 機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体 |
| US09/168,116 US6260172B1 (en) | 1997-09-05 | 1998-10-08 | Semiconductor device with logic rewriting and security protection function |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-265582 | 1996-09-13 | ||
| JP26558296 | 1996-09-13 | ||
| JP9257561A JPH10143441A (ja) | 1996-09-13 | 1997-09-05 | 機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143441A true JPH10143441A (ja) | 1998-05-29 |
Family
ID=26543264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9257561A Pending JPH10143441A (ja) | 1996-09-13 | 1997-09-05 | 機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10143441A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1139279A2 (en) * | 2000-02-29 | 2001-10-04 | Fuetrek Co., Ltd. | Card-type recording medium and card-type recording medium reader |
| KR100393404B1 (ko) * | 1999-08-11 | 2003-07-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 필드 프로그램가능 게이트 어레이를 프로그래밍하는 방법및 시스템 |
| US6798719B1 (en) * | 2000-08-18 | 2004-09-28 | Hewlett-Packard Development Company, L.P. | Electronic device including warranty start date |
| JP2005312029A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | 送受信プロトコル変更が可能な無線周波数タグを含む無線周波数認識システム |
| JP2007195190A (ja) * | 2006-01-20 | 2007-08-02 | Seagate Technology Llc | 記憶システムにおける暗号化キー |
| US7906819B2 (en) | 2008-01-08 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor device and method for producing the same |
-
1997
- 1997-09-05 JP JP9257561A patent/JPH10143441A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393404B1 (ko) * | 1999-08-11 | 2003-07-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 필드 프로그램가능 게이트 어레이를 프로그래밍하는 방법및 시스템 |
| EP1139279A2 (en) * | 2000-02-29 | 2001-10-04 | Fuetrek Co., Ltd. | Card-type recording medium and card-type recording medium reader |
| EP1139279A3 (en) * | 2000-02-29 | 2003-06-18 | Fuetrek Co., Ltd. | Card-type recording medium and card-type recording medium reader |
| US6798719B1 (en) * | 2000-08-18 | 2004-09-28 | Hewlett-Packard Development Company, L.P. | Electronic device including warranty start date |
| JP2005312029A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | 送受信プロトコル変更が可能な無線周波数タグを含む無線周波数認識システム |
| JP4694236B2 (ja) * | 2004-04-20 | 2011-06-08 | 株式会社ハイニックスセミコンダクター | 送受信プロトコル変更が可能な無線周波数タグを含む無線周波数認識システム |
| US8130082B2 (en) | 2004-04-20 | 2012-03-06 | Hynix Semiconductor Inc. | RFID system including a programmable RF tag |
| JP2007195190A (ja) * | 2006-01-20 | 2007-08-02 | Seagate Technology Llc | 記憶システムにおける暗号化キー |
| JP4646927B2 (ja) * | 2006-01-20 | 2011-03-09 | シーゲイト テクノロジー エルエルシー | 記憶システムにおける暗号化キー |
| US8234505B2 (en) | 2006-01-20 | 2012-07-31 | Seagate Technology Llc | Encryption key in a storage system |
| US7906819B2 (en) | 2008-01-08 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor device and method for producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9280671B2 (en) | Semiconductor device and encryption key writing method | |
| US8155309B2 (en) | Circuit arrangement with non-volatile memory module and method for en-/decrypting data in the non-volatile memory module | |
| KR100397316B1 (ko) | 기억 장치, 암호화ㆍ복호화 장치 및 불휘발성 메모리의액세스 방법 | |
| US8045712B2 (en) | Stream ciphering of the content of a memory external to a processor | |
| US20030105967A1 (en) | Apparatus for encrypting data and method thereof | |
| CN1734475B (zh) | 半导体集成电路和信息处理设备 | |
| US20030163717A1 (en) | Memory card | |
| US6089460A (en) | Semiconductor device with security protection function, ciphering and deciphering method thereof, and storage medium for storing software therefor | |
| CN103824032A (zh) | 在微控制器中用于数据安全性处理的方法和装置 | |
| US7076667B1 (en) | Storage device having secure test process | |
| US7434066B2 (en) | Portable electronic device | |
| CN1279458C (zh) | 数据加密/解密方法及其装置 | |
| US20050138403A1 (en) | Data encryption in a symmetric multiprocessor electronic apparatus | |
| JPH10143441A (ja) | 機密保持機能を備えた半導体装置、符号処理方法及びそのソフトウエアを記憶した記憶媒体 | |
| US7809141B2 (en) | Ciphering by blocks of the content of a memory external to a processor | |
| US7333613B2 (en) | Cyphering of the content of a memory external to a processor | |
| JP2008109276A (ja) | 携帯可能電子装置 | |
| JPS63211045A (ja) | 携帯可能電子装置 | |
| JPH04107793A (ja) | データアクセス方法及びその実施用ｉｃカード | |
| JP3728098B2 (ja) | 半導体装置、論理書き換え防止方法、論理書き換え方法、符号処理方法、及び記憶媒体 | |
| JPS63211049A (ja) | 携帯可能電子装置 | |
| JPH0547875B2 (ja) | ||
| US20200204339A1 (en) | Portable electronic device and ic module | |
| JPH05274492A (ja) | Ｉｃカードシステム | |
| TW202327312A (zh) | 安全資料傳輸的方法及裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050318 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051111 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051121 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060417 |