TW439290B - CMOS transistor - Google Patents

Description

五、發明說明（1) :發明之領域 本發明提供一種金屬氧化半導體（metal-oxide semiconductor, M0S)電晶體，尤指一種具有整流功能 (rectification)的金屬氧化半導體電晶體。 背景說明 M0S電晶體是積體電路中非常重要的元件，多半用來 做為電路中的開關（switch)’但是隨著整合性（embeded) 積體電路的發展，以及積體電路積集度（integration)的 提昇，僅具有開關功能的M0S電晶體已經逐漸不敷積體電 路設計者的需求。此外，在製作M0S電晶體時，閘極介電 層的品質是影響製程良率的重要關鍵。品質不良的閘極介 ! i電層容易產生崩潰（breakdown)的現象，進而降低M 0S電晶 體的壽命。因此如何製作具有多功能的M0S電晶體，以整 合積體電路内各種不同的元件’並有效地提昇閘極介電層 i的品質，是目前一項重要的課題。

I

I 請參考圖一 ϊ圖一為習知MO S電晶體1 0的結構示意 i圊。習知M0S電晶體1 0是設於一半導體晶片1 2上，半導體 晶片 12包含有一基底（substrate)14’ 一 P型井（p-well)16 i設於基底14内，一主動區域（active area)i 8設於P型井16 之上，以及一場氧化層（field oxide)20設於基底14表面

第4頁 :五、發明說明（2) 上，並環繞於主動區域1 8的外侧。主動區域1 8内設有一丼 :接點（well pick-up)28設於P型井1 6内，用來將P空井1 6接 |地。習知MOS電晶體10包含有一閘極層（gate)22設於P型井 16的表面上，以及一汲極（drain)2 4與一源極（source)26 設於P型井1 6内並分別設於閘極層22的兩側。閘極層22包 含有一閘極氧化層（gate oxide)30設於P型井16的表面 上，以及一已摻雜多晶石夕層（doped poly-siiicon layer) 3 2設於閘極氧化層3 0之上。 請參考圖二至圖五，圖二至圖五為圖一所示之M0S電 晶體1 0的製程示意圖。如圖二所示，習知M0S電晶體1 〇是 :製作在半導體晶片1 2上。如圖三所示，習知M0S電晶體1 〇 的製作方法首先利用乾式氧化法（dry oxidation)，在半 導體晶片1 2表面上形成閘極氧化層3 0，接著在閘極氧化層 3 0上形成已摻雜多晶矽層32。然後在已摻雜多晶矽層3 2的 表面上形成一光阻層34，來定義閉極層2 2的位置。如圖四 所示，接著進行一蚀刻（etching)製程，去除未被光阻層 i 34所覆蓋的已摻雜多晶矽層32與閘極氧化層30，殘餘的已 ;摻雜多晶矽層32與閘極氧化層30就形成閘極層22。如圖五 ί所示’然後完全去除光阻層34’再形成一光阻層36來定義 :汲極2 4 '源極2 6與井接點2 8的位置。接著進行一離子佈植 (ion implantat ion)製程，將一 Ν型摻質（dopant)植入 ρ型 ;井1 6之内，以形成汲極2 4、源極2 6與井接點2 8。最後完全 去除光阻層36，以完成圖一所示之電晶體10的製作。

㈣39290 1五、發明說明（3) ： 習知M0S電晶體10是一種單極性元件（unipoUr i de v i ce )，也就說M0S電晶體1 0内只有一種電流載子 i(carrier)做為導電的媒介，因此MOS電晶體1〇的運作速度 比雙極性元件（bipolar device)慢，也無法具備電流增益 (current gain)或是整流的功能。因此在製作積髏電路 i時，僅具備開關功能的M0S電晶體1 0，會使積鱧電路中元 i件數目增加，進而降低積體電路的積集度。此外，M0S電 |晶體1 0的閘極氧化層3 0是用乾式氧化法所形成，因此閘極 丨氧化層3 0承受南電壓的能力不佳，容易產生崩潰的現象， 進而降低M0S電晶體10的可靠度（re liability)與壽命 (lifetime)0

I 發明概述

I j 本發明之主要目的在於提供一種具能的MOS 電晶體，並以為M0S電層，以 提爲集度，並提昇M0S電晶體的可靠度與壽 丨命。 ί

I

I I 本發明為一種M0S電晶體，該M0S電晶體設於一半導體 :晶片上，該半導體晶片包含有一基底，一第二Ρ型井設於 該基底表面上，一主動區域設於該第二Ρ型井上’以及一 場氧化層設於該基底表面並環繞於該主動區域外側。本發

第6頁 η (4) ； π 晶體包含有一 Ν型井設於該主動區域之第一預定區 域内，一第一 Ρ型井設於該賭井之内’一第一㈣摻雜區 設於該第一 ^型井之内，一第二Ν型摻雜區設於該主動區域 之一第二預定區域内，且該第—及第二預定區域不相重 丨疊，以及一閘極層設於該第一與第二Ν型摻雜區間之基底 j表面上。該第一與第二Ν型摻雜區係分別用來做為該m〇s電 晶體之源極或汲極’而該閘極包含有一由氮矽化合物所構 ;成的問極介電層’以及一已摻雜多晶矽層設於該閘極介電i 丨層上。 丨

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| 本發明MOS電晶體具有第一 p型井與n型井，:¾•一以I I 一 P型井开々成一雙賓子連接電晶體（bipolar junction transistor, B'Trj。因此本發明m〇S電晶體除了具備原來 j

j 的開關 Μ 能外，整流功篇 > I

集度。此外，本發明M〇s電晶m μ m ^ ^ 合 I 丨物來製作閘極介電層’可提高閘極介電層抗高壓的能p，： 丨避兔崩潰現象的發生’ Ij此能摇€ M0S電晶體的可靠度與 i ;壽命。 丨 ? 一| j I 圖示之簡單說明 | ； 圖一為習知M0S電晶體的結構示意圖。 圖二至圖五為圖一所示之M0S電晶體的製程示意圖。 圖六為本發明M0S電晶體的結構示意圊。

第7頁 五、發明說明（5) 五、發明說明（5) 圖 七 至 圖 十 二 為 圖 六所示之MOS電晶 圖c ) 圖 十 二 為 本 發 明 MOS電晶體之另一實 圖' > 圖 十 四 為 本 發 明 另 一實施例之MOS電 圖！ 3 圖 示 之 符 號 說 明 10 MOS電晶體 12 半導體 14 基底 16 P型井 18 主動區域 20 場氧化 22 閘極層 24 汲極 26 源極 28 井接點 30 閘極氧化層 32 已摻雜 34 光阻層 36 光阻層 40 MOS電晶體 41 半導體 42 半導體晶片 43 P型基1 44 基底 46 P型井 48 主動區域 50 場氧化 52 N型摻雜區 54 N型井 56 P型井 58 N型摻3 60 N型摻雜區 62 閘極層 64 閘極介電層 66 已摻雜 體的製程示意 施例的結構示意 晶體的結構示意 晶片 層 多晶矽層 晶片 £ 層 拿區 多晶矽層 脬4392 9 Ο 五 、發明說明 (6) --------- ----------- 68 光阻層 70 開口 72 光阻層 74 開口 76 光阻層 78 光阻層 80 開口 82 MOS電晶體 84 半導體晶片 86 基底 88 Ν型井 90 主動區域 92 場氧化層 94 P型接雜區 96 Ρ型井 98 N型井 100 Ρ型摻雜區 102 P型摻雜區 104 閘極層 106 閘極介電層 108 已摻雜多晶矽 層 發 明之詳 細說明 請參 考圖六，圖六 為 本發明 MOS電晶體40的結構示意 圖 。本發 明為一種設於 一 半導體 晶片42上且具有整流功能 的 MOS電晶體半導體晶片42包含有一基底44, 一 ρ型井 4 6設於該 基底44内，一 主 動區域 4 8設於P型丼4 6之上，以 及 —場氧 化層5 0設於基 底 44的表 面並環繞於主動區域48的 外 侧。主 動區域4 8設有 一 N型摻雜區52’用來做為一井接 點 以將Ρ型井4 6接地。 如圖 六所示，MOS電晶體40包含有一 Ν型井（N-wel 1 )54 設 於主動 區域48的一預 定 區域内 ，一 P型井5 6設於N型井5 4

第9頁 ° ^ ^ a ij I ---- ............................... ! ' ' .......... · —............ · . ......... - ........ .·.·_ — - · ·— 丨五、發明說明（7) j 丨之内 N型摻雜區（N-type doped region)58設於井. j 56之内’一 N型摻雜區6〇設於主動區域48的另—預定區域 丨内’以及—閘極層6 2設於N型摻雜區5 8、6 0之間的基底4 4 :表面上° N型井5 4與_摻雜區6 0不相重疊，且N型摻雜區 | 58、6〇分別用來做為m〇s電晶體40的源極與汲極。閘極層 |6 2包含有一由一氮矽化合物所構成的閘極介電層64設於基 I底44表面上’以及一已摻雜多晶矽（doped poly-silicon) 層6 6设於閘極介電層6 4之上，用來做為一閘極導電層 (gate e1ectrode)» 清參考圖七至圖十二，圖七至圖十二為圖六所示之 丨MOS電β晶體4〇的製程示意圖。如圖七所示，本發明m〇S電晶 丨體40是製作於一半導體晶片42如圖八所示，M〇s電晶體40 I的製作方法首先在半導體晶片4 2的表面上形成一光阻層 丨6 8 ’光阻層6 8内包含有一開口 7 0來定義N型井5 4的位置。 I接著進行一離子佈植製程，在p型井46内形成N型井54。 | 如圖九所示，在形成N型井54之後，在光阻層6 8的表 |面上再形成一光阻層72，光阻層7 2内包含有一開口 74，開 口 74的大小小於開口 70的大小，用來定義p型井5 6的位 置。然後進行一離子佈植製程，在N型井5 4内形成P型井 56’接著完全去除光阻層68、72。如圖十所示，進行一化 本氧相沈積（chemical vapor deposition, CVD)製程，在 半導體晶片42的表面上，由下而上依序沈積（deposit)由

第10頁 i五、發明說明（8) 極介電層6 4與已摻雜多晶矽層6 6， 66的表面上形成一光阻層76來定義 i氮砂化合物所構成的閉 丨然後在已摻雜多晶矽層 閘極層6 2的位置。 層‘ϊί的丄ϊ著進行- #刻製· ’去⑫未被光阻 :全去除2Π:!:64與已摻雜多晶石夕層66。然後完 示，然後在半導體曰：成閘極層62的製作。如圖十二所 層7 8句合右一 Ε9 m U的表面上形成一光阻層78，光阻 ί位置。接行二别來定義賭掺雜區52、58與60的 之内，以拟占Μ離子佈植製程’將一 Ν型摻質植入Ρ型丼 i技黜、嗝榀i ΐΝ型推雜區52、58與6〇,分別用來做為井 :”” °、、’極°最後完全去除光阻層78，以完成圖六 丨所示之MOS電晶體4〇的製作。 — 如圖十三所示’圖十三為本發明MOS電晶體82之另一 |貫施例的結構示意圖^ Μ 0 S電晶體4 0也可以設於另一半導 |體晶片41上’半導體晶片41包含有一 ρ型基底43，主動區 丨域4 8設於Ρ型基底4 3上’以及場氧化層5 〇設於ρ型基底4 3表 面並環繞於主動區域4 8外側。半導體晶片4 1的主動區域4 8 設有Ν型摻雜區52’用來做為—接點以將p变基底43接地。 請參考圖十四，囷十四為本發明另一實施例之MOS電 晶體82的結構示意圖。本發明另一實施例之MOS電晶體82 丨是設於一半導體晶片8 4上，半導體晶片8 4包含有一基底

第1〗頁 五、發明說明（9) 86，一 N型丼8 8設於基底8 8内，一主動區域9 0設於N型井88 之上’以及一場氧化層92設於基底86的表面並環繞於主動 丨區域9 0的外側。主動區域9 0設有一 P型摻雜區9 4，用來做 為一井接點以將N型井88接地。MOS電晶體82也可以設於另 一半導想晶片上（未顯示），該半導體晶片與半導體晶片8 4 i的不同處在於該半導體晶片未設有N型井，且該半導體晶 :片的基底為一 N型基底（未顯示）’其餘的結構與半導韹晶 丨片8 4相同。 *^^^十二所示，讨03電晶體82包含有一15型井96設於主 品 的一第一預定區域内，一 N型井9 8設於P型井9 6之 ^ 内 Γ 型=雜區（P~type doped regi〇n)l〇〇設於 _ 井 98 Μ ，摻雜區1〇2設於主動區域90的一第二預定區诚 丨® )閘極層1〇4設於？型摻雜區100、102之間的基底 I區第一及第二預定區域不相重疊，且Ρ塑摻雜 極層104包Λ別一用由來一做氮為晶體82的源極與沒^ 設於基底86表面上，以换物所構成的閘極介” i 介雪@ 1 +及 已換雜多晶矽層1 〇 8設於問極 介電層1G6之上，用來做為—閘_以。

本發明MOS電晶體40包合古^ ，淑P 型井46結合，而在閘極層1 下型井56可以f “mpllner)。當閘極電壓v:為：極與沒極之間的放J | 改vt小於MOS電晶體40的起始電度

丨五、發明說明（ίο) | i (threshold voltage)時，Ρ型井 56、Ν型井 5 4與 Ρ型井 46會 |形成一 PNP BJT。當閘極電壓Vt大於M0S電晶體4 0的起始電 壓且基極電壓VB大於歷V t時，閘極6 2下方的通道會 :處於反轉（inversion)的狀態’使P型并5fi、裘井54與p型 |井46形成一 NPN BJT。同樣的，M0S電晶體82在閘極下方也 i可形成NPN BJT或PNP BJT。PNP BJT或NPN BJT都具有電流 |增益的功能，因此使M0S電晶體40、82除了具有開關的功 能外，也同時具有整流的功能。此外，PNP BJT或NPN 都是雙極性元件，可以同時利用電子（e 1 e c t r ο η )和電洞 |(乜〇16)來傳導電流，因此可加快！1105電晶體40、8 2的運作 |速度。 ； 本發明M0S電晶體40、82採用化學氣相沈積法（CVD)來 ； 丨沈積氮化矽層，以做為M0S電晶體40、8 2結構中的閘極介 丨電層64、106，由於CVD的製程溫度較低，因此可降低本發 :明製程的熱預算（thermal budget)，並且由於較低的溫 i度，使得半導體晶片42内的摻質不易發生受熱而擴散的情 形，因此，本發明可精確控制N型井5 4與P型井9 6的寬度， 以減少BJT的基極寬度進而達到最大的電流增益效果。雖 |然氮化矽層與氧化矽層之遺漏電流（leakage current)的 ;數量級（order)相同，但是由氮化矽層所構成的閘極介電 丨層64、106具有較高的抗高壓能力，能提昇M0S電晶體40、 8 2的可靠度。

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B43929Q ;五'發明說明 | 此外 井9 8的離 來製作閘 丨來製作閘 度的不同 i開極介電 成電崩潰 本發明利 可以避免 晶體4 0 '

/ 1 1 N \ 11 / · .·---·. -------—____ ，當完成製作N型井5 4與p型井 子佈植製程之後，本發明利用 2、P型井96與N型 極介電層6 4、1 〇 6。相較於習知沈積氮化矽層 極介電層，所長成的氧化矽層采用高溫氧化法 ，使得氧化矽層的成長速率也 2為基底摻雜濃 層厚度的不同。厚度不均勻的 同，進而造成 的現象’進並降低MOS電晶體的可玉介電層容易造 用CVD沈積氮化矽層來製作閘極又f度。然而， 產生閘極62、104厚度不均ίϊ二I層64、 82的壽命》 ^的問題’提昇輯 I 相較於習知MOS電晶體10僅具有開關的單一功能， 發明Μ 0 S電晶體4 0包含有Ρ型井5 6與Ν型井5 4，可以與ρ型井 丨4 6結合而形成雙載子連接電晶體，MOS電晶體8 2也可以由Ν 型井98、Ρ型井96與Ν型井88形成雙載子連接電晶體。因此 本發明MOS電晶體40、82除了具備原來的開關功能外，更 增加了整流的功能，因而可以提高積體電路的積集度。此 外，本發明電晶體40、82利用CVD來製作由氮矽化合物所 構成的閘極介電層，可以降低製程的熱預算，並改善習知 MOS電晶體1 0中閘極氧化層3 0抗高壓能力不足的問題。因 此’本發明MOS電晶體4 0、8 2可減少崩潰現象的發生，並 |提昇MOS電晶體40、82的可靠度，增加MOS電晶鳢40、82的 I使用壽命。 u 五、發明說明（12) 以上所述僅本發明之較佳實施例，凡依本發明申請專 利範圍所做之均等變化與修飾，皆應屬本發明專利之涵蓋 丨範圍。

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Claims (1)

1. 92 9 Ο 1 六'申請專利範圍 | :1. 一種金屬氧化半導體（metal-oxide semiconductor, 1 丨M0S)電晶體，該M0S電晶體設於一半導體晶片上，該半導 體晶片包含有一基底，一主動區域（active area)設於該 ： 基底上，以及一絕緣層設於該基底表面並環繞於該主動區 域外側，該M0S電晶體包含有： | 一 N型井（N-well)，設於該主動區域之一第一預定區 !域内； 丨 一第一 P型井（Piell)，設於該N型井之内； 一第一 N型摻雜區（N-type doped region)，設於該第 丨 :一 P型井之内； | —第二N型摻雜區，設於該主動區域之一第二預定區 | 域内’且該第一及第二預定區域不相重疊；以及 I 一閘極（g a t e )層，設於該第一與第二N型摻雜區間之 |基底表面上； ! 其中該第一與第二N型摻雜區係分別用來做為該M0S電 I I i晶體之源極（source)或没極（drain)。 ： ! ! | 2. 如申請專利範圍第1項之M0S電晶體，其中該基底為一: P型基底（P-type substrate)。 I 3. 如申請專利範圍第2項之M0S電晶體，其中該主動區域 内另包含有一第三N型摻雜區，用來做為一接點以將該p型 基底接地。

   第16頁 六、申請專利範圍 4. 如申請專利範圍第1項之MOS電晶體，其中該基底另包 含有一第二P型井，該主動區域係位於該第二P型井之上。 5. 如申請專利範圍第4項之MOS電晶體，其中該主動區域 内另包含有一第四N型摻雜區，用來做為一井接點（well pick-up)以將該第二P型井接地。 ：6. 如申請專利範圍第1項之MOS電晶體，其中該絕緣層為 i一場氧化層(field oxide)。 I ; I ： 7. 如申請專利範圍第1項之MOS電晶體，其中該閘極層係 i 包含有一閘極介電層設於該基底表面上，以及一閘極導電 丨 I層（gate electrode)係設於該閘極介電層之上。 丨 I I | 8. 如申請專利範圍第7項之M0S電晶體，其中該閘極介電 I 丨層係由一氮砂化合物所構成。 丨 j :9. 如申請專利範圍第7項之MOS電晶體，其中該閘極導電 層為一已摻雜多晶石夕（doped poly-silicon)層。 10. —種金屬氧化半導體（MOS)電晶體，該MOS電晶體設於 一半導體晶片上，該半導體晶片包含有一基底，一主動區 域設於該基底上，以及一絕緣層設於該基底表面並環繞於 該主動區域外侧，該M0S電晶體包含有：

   第17頁 六、申請專利範圍 一 P型井，設於該主動區域之一第一預定區域内； 一第一 N型井，設於該P型井之内； 一第一 P型摻雜區（P-type doped region)，設於該第 一 N型井之内： 一第二P型摻雜區，設於該主動區域之一第二預定區 域内，且該第一及第二預定區域不相重疊；以及 一閘極層，設於該第一與第二P型摻雜區間之基底表 面上； 其中該第一與第二P型摻雜區係分別用來做為該M0S電 晶體之源極或汲極。 1 1.如申請專利範圍第1 0項之M0S電晶體，其中該基底為 —N型基底（N-type substrate ) ° 1 2.如申請專利範圍第1 1項之M0S電晶體，其中該主動區 域内另包含有一第三P型摻雜區，用來做為一接點以將該N 型基底接地。 1 3.如申請專利範圍第1 0項之M0S電晶體，其中該基底另 包含有一第二N型井，該主動區域係位於該第二N型井之 上。 J 14.如申請專利範圍第13項之M0S電晶體，其中該主動區 域内另包含有一第四P型摻雜區，用來做為一井接點以將 :六、申請專利範圍 該第二N型井接地。 1 5.如申請專利範圍第1 0項之MOS電晶體， 卜為一場氧化層。 I i I i 16.如申請專利範圍第10項之MOS電晶體， i係包含有一閘極介電層設於該基底表面上 :電層係設於該閘極介電層之上。 1 7.如申請專利範圍第1 6項之M0S電晶體， 電層係由一氮矽化合物所構成。 j I I I |l8.如申請專利範圍第16項之MOS電晶體， :電層為一已摻雜多晶矽層。 其中該絕緣層 其中該閘極層 以及一閘極導 其中該閘極介 其中該閘極導

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