TW436957B - Ruthenium silicide diffusion barrier layers and methods of forming same - Google Patents

Ruthenium silicide diffusion barrier layers and methods of forming same Download PDF

Info

Publication number
TW436957B
TW436957B TW088114745A TW88114745A TW436957B TW 436957 B TW436957 B TW 436957B TW 088114745 A TW088114745 A TW 088114745A TW 88114745 A TW88114745 A TW 88114745A TW 436957 B TW436957 B TW 436957B
Authority
TW
Taiwan
Prior art keywords
silicon
patent application
diffusion barrier
barrier layer
layer
Prior art date
Application number
TW088114745A
Other languages
English (en)
Inventor
Brian A Vaartstra
Eugene P Marsh
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Application granted granted Critical
Publication of TW436957B publication Critical patent/TW436957B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Description

經濟部智慧財產局員工消費合作社印製 ! 4 3 6 9 5 7 A7 ___ B7 五、發明說明（1 ) 發明領域 本發明與半導體元件及其製造方法有關。更明確地說， 本發明屬於擴散障層。 發明背景 製造積體電路時會使用到各種導電層。例如，在製造半 導體元件期間，如動態隨機存取記憶體（D R a Μ )、靜態 存取記憶體（S R A Μ )、鐵電（F Ε )記憶體等，使用導 電材料構成儲存格電容器，交互連接之結構，例如導電層中 的接點孔、通道等，也是使用導電材料。在很多應用中，最 好使用能提供有效擴散壁障特性的材料。 例如’用於構成記憶體裝置（例如D R A Μ )之儲存格 電容器的導電材料，需要具有有效的擴散壁障特性。當記億 體元件變得愈來愈密，構成此類裝置之電路組件的尺寸也必 須縮小。要保持記憶體裝置之儲存格電容器之儲存電容，同 時又要縮小§5憶體裝置之體積’方法之一便是提高儲存格電 容器之介電層的介電常數。因此，在此類應用中，需要高介 電常數的材料介於兩電極之間。一或多層的各種導電材料可 以做爲電極材料。不過，一般來說，做爲電極（特別是儲存 格電容器的底部電極）的一或多層導電材料必須具有某種程 度的擴散壁障特性’例如矽擴散壁障特性。當儲存格電容器 之介電層是使用高介電常數材料時，特別需要此等特性，因 爲成形這類高介電常數材料的方法，例如高介電常數材料的 沈積’通常是在高溫（一般高於5 0 0 °C)及含氧的大氣中 本紙張尺度適用中國圉家標準（CNS)A4規格（210 X 297公釐） ------------ — ^--------訂---------*5^. (請先閱讀背面之注意事項再填寫本頁) 436957 A7 _____B7__ 五、發明說明（2 ) 進行。 一般來說’各種金屬及金屬混合物，金屬諸如鉑，導電 的金屬氧化物諸如氧化釕等，已用來做爲電極或電極堆疊的 其中一層，與高介電常數材料共同使用。不過，一般來說， 除了要構建可靠的電氣連接’又不能削弱了高介電常數材料 的有利特性。以鉑或氧化釕做爲底部電極或電極堆疊層其中 之一，其功能非常好，有效地壁障了從基底擴散的矽，或從 其它含矽區擴散到頂部電極。需要如此的原因是高介電常數 材料（例如T a2〇s或B a S rT 1 〇3)在氧中退火時， 在電極堆疊表面的矽易被氧化，此將導致串連使得電容降低 ，因而使儲存格電容器的儲存電容劣化。 做爲儲存格電容器的底部電極，一般而言，單獨使用鉑 及氧化釕在基底的含矽區上成形電極，太容易滲透到矽中。 因爲此種材料對矽具有滲透性，典型上，鉬是用於電極堆疊 層中，其作爲直接成形於矽上之集成電容器的電極與擴散壁 障。例如，如"Novel High Temperature Multilayer Electrode-Barrier Structure for High Density Ferroelectric Memories by H.D. Bhatt, Appl. Phys. Letter, 71(5), 4 Aug. 1 997中所描述，電極壁障結構包括鉑：铑合金，加上鋁：氧 化铑層，構成具有擴散壁障特性的電極。此類合金層使用物 理氣相沈積處理，例如反應R F濺射處理。此外，例如， Kawahara 等人之名稱爲 “（B a ，S r ) T i 〇3 Films Prepared by Liquid Source Chemical Vapor Deposition on Ru Electrodes" , Jpn. J. Appl. Phys., Vol.35(1996) Pt. 1, No. 9B, 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--I------線' --- 經濟即智慧財產局員工消費合作社印制衣 436957 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) PP.4880-4885 ’描述使用釕及氧化釕構成電極，並配合使用 尚介電常數材料。 很多儲存格電容器的製造，它包括在開口很小且寬深比 很大的孔穴中沈積導電材料所形成的電極層。典型上’在開 口很小且寬深比很大的孔穴中，濺射法無法提供適合構成電 極層所需之均一的層。 除了用來構成電容器的電極外，障層也可用於其它用途 ，例如交互連接也是所希望的。例如，擴散壁障通常是用來 防止接點孔中不欲見的反應。 發明槪述 爲克服上述問題，在本文中描述R u S 1 X擴散障層， 以及此類擴散障層的結構及與其相關的方法。 如本發明製造積體電路所使用的方法，包括提供一具有 一表面的基底總成。在至少部分的表面上形成擴散障層。擴 散障層是使用R u S 1 X構形，其中X的範圍從大約 0 .〇1到大約1 0。 在該方法的一種實施例中，擴散障層是使用R u S 1 x 構形，其中X的範圍大約1到大約3，以大約2較佳。 在該方法的另一實施例中，擴散障層是以化學氣相沈積 法沈積R u S 1 x。在另一實施例中，擴散障層是在含砂區 上成形一層釕，並執行退火’以由釕層及含矽區形成 R u S 1 X。 以本發明構成電容器的方法’包括在部分的基底總成上 _____ 本紙張尺度適用尹國國家標準（CNS)A4規格（210 * 297公爱） I II---------I ------ II ^-------I , ------ (請先閱讀背面之注意事項再填寫本頁) 436957 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) 成形第一電極。在至少部分的第一電極上成形高介電材料’ 以及在高介電材料上成形第二電極。第一及第二電極至少其 中之一包括R u S 1 x所形成的障層，其中X的範圍從大約 '〇 . 0 1到大約1 0。 根據本發明另一種用於構成電容器的方法’包括提供一 具有含矽區的基底總成。在基底總成之至少部分含矽區上成 形第一電極。第一電極包括一 Ru S i x障層，其中X的範 圍從大約0 . 0 1到大約1 0。高介電材料成形於至少部分 第一電極上，並在高介電材料上配置第二電極。 在該方法的一種實施例中，障層的形成包括在至少部分 的含矽區上成形一層釕。之後，對在至少部分含矽區上成形 之釕層進行退火，以得到R u S 1 X障層。釕層以化學氣相 沈積法沈積，厚度大約1 Ο A到大約3 0 0 A » 在該方法的另一實施例中，相對於R u S i X成形一或 多層導電層。這一或多層導電層是成形自金屬或導電金屬氧 化物至少其中之一，如選擇自Ru〇2、Rh02、MoOs 、11'〇2、尺11、1111、？|1、？！；及11'等材料。 根據本發明的一種半導體元件結構，包括具有一表面的 基底總成1以及在至少部分表面上的擴散障層。擴散障層是 由R u S 1 +<形成，其中X的範圍從大約〇 . 〇 1到大約 10° 在該結構的一種實施例中，至少部分表面是含砂表面， 且結構包括在擴散障層上附加由金屬或導電金屬氧化物至少 其中之一所構成的一或多層導電層，如由選擇自R u 02、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------^.------—訂---------線' (請先閱讀背面之注意事項再填寫本頁) 4^369 57 A7 B7 經濟部智慧財產局員工消費合作社印：^ 五、發明說明（5 )
Rh〇2、]vio〇2、 Ir〇2、Ru、Rh、Pd、Pt& i r等材料所構成。 也將描述根據本發明的電容器結構。電容器結構包括第 一電極，高介電材料配置於至少部分的第一電極上，以及第 二電極配置於高介電材料上。第一及第二電極至少其中之一 具有由Ru S i X形成的擴散障層，其中X的範圍從大約 0 ‘ 0 1到大約1 0。 根據本發明的一種積體電路結構，包括具有至少一個活 性元件及一含矽區的基底總成。相對於至少一個活性元件及 含砂區成形交互連接。交互連接包括在至少部分含砂區上的 擴散障層。擴散障層是由R u S l x形成，其中x的範圍從 大約ο，ο 1到大約1 〇 = 圖式簡單說明 從以下對說明實施例的描述並參考附圖，將可更瞭解本 發明，其中： 圖1顯示一元件結構，包括本發明的R U s i X擴散障 層。 圖2 A - 2 C顯示成形本發明之R u S i X擴散障層的 一種方法。 圖3顯示包括本發明之Ru S i X擴散障層的結構，是 多層導電層堆疊的一部分。 圖_ 4的結構顯示一高介電電容器，包括一具有本發明之 RuSix擴散障層的電極。 _____ - a - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^----------------^ -Ιλ (請先閱讀背面之注意事項再填寫本頁) ί ' 436^6 7 Α7 _Β7_ 五、發明說明（6 ) 圖5是說明Ru S i x擴散障層應用於儲存格電容器。 圖6是說明R u S l x擴散障層應用於接點。 (請先閱讀背面之注意事項再填寫本頁) 圖7A— 7B顯示使用Pt/RuS ix堆疊成形於砍 '上之第二例的結果。 主要元件對照表 1 0 :結構 1 1 :基底總成 13:只113 1：<擴散障層 1 2 :表面 1 4 :導電層 19:RuSix擴散障層 1 8 :釕層 1 6 :基底總成 1 7 :含矽表面 2 0 :結構 2 2 :基底總成 經濟部智慧財產局員工消費合作社印刦^ 2 4 :堆疊 3 1 — 3 4 :導電層 2 3 :含矽表面 3 1 : R u S 1 x擴散障層 2 9 :層 5 0 :結構 5 2 :基底總成 一 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） r 4369 5 7 經濟部智慧財產局員工消費合作社印製 A7 _ B7 五、發明說明（7 ) 5 4 :電容器結構 5 6 :第一電極 6 0 :第二電極 5 8 :高介電常數層 1 ◦ 0 :結構 1 8 4 :孔穴 1 8 5 :底部表面 1 8 6 :側壁 1 8 7 :底部電極結構 1 8 1 :基底總成 1 8 3 :絕緣層 1 9 1 :介電層 1 9 2 :第二電極 2 0 0 :元件結構。 2 0 7 :基底 2 5 5 :接點區 2 5 9 :接點孔 2 0 5 :場氧化區 2 2 1 :字線 2 2 2 :場效電晶體 2 2 5 :源區 2 3 0 :汲區 240:氧化物材料層 2 6 0 :底部表面 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------^ 裝--------訂-------- (請先閱讀背面之注意事項再填寫本頁) A7 436 9 5 7 ____B7 五、發明說明（8 ) 2 6 1 :側壁 2 8 5 :接點襯裏 2〖6 _導電材料 實施例詳細描述 先參閱圖1 - 2對本發明做一般性描述。之後，將參閱 圖3 - 6描述本發明的實施例及應用說明，並參閱圖7描述 一實例。 圖1說明結構1 〇，包括一基底總成1 1，以及按本發 明成形於基底總成11之表面12上，例如含矽表面上的 RuS 1^擴散障層13。結構10還包括一導電層14。 結構1 0說明的Ru S i X擴散障層可應用於任何需要有效 障層的用途，例如，基底總成1 1可能代表延伸到含矽表面 之孔穴的接點結構。在此類結構中，在孔穴中通常要使用擴 散障層’以防止不欲見的反應，諸如導電接點材料（例如鋁 )與含矽表面的反應。 此外’例如，RuS 擴散障層13可應用於半導體 兀件（例如記憶體裝置）中的儲存格電容器。如本文進一步 的描述，R u S i x擴散障層應用於構成電容器之電極的堆 疊層中，例如’由鉑、氧化釕等材料所構成之疊層中的其它 層=熟悉此方面技術的人士將可瞭解，各種元件（例如 C Μ 0 S元件、記憶體元件等）之各種半導體製程及結構， 都將受惠於本發明之障層的壁障特徵，且本發明並不限於本 文所描述的說明實施例。 -η - (請先Μ讀背面之注意事項再填寫本頁)
裝--------訂--------I 經濟部智慧財產局員工消費合作杜印4,1¾ 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公爱）
經濟部智慧財產局員工消費合作社印^J 本紙張尺度適用中關家標準（CNS)A4規格(_210 x挪公釐） ‘436957 A7 --------B7_____ 五、發明說明（9 ) 如本申請案中所使用的“基底總成”，指的是一半導體 基底，諸如基本的半導體層，例如晶圓中最下層的矽材料， 或是沈積於其它材料上的矽層，諸如藍寶石上的矽，或是具 有一或多層，或成形於其上或成形於內部區域之結構的半導 體基底=當做到下所提及即成爲基底總成，預先使用各種處 理步驟成形或定義區域、接面、各種結構或特徵，以及孔穴 ’諸如通道、接點孔、高寬深比的孔等。 結合到R u S i s擴散障層1 3之矽的量必須要足以達 到半導體元件的壁障特性，特別是對矽的擴散。本發明之 Ru S 1 ^擴散障層1 3的X範圍，以從大約〇 〇 1到大 約i 0爲佳。X的範圍從大約1到大約3較佳，X大約爲2 更佳。
Ru S 1 X擴散障層1 3的厚度視用途而定。厚度範圍 以大約10A到大約300A爲佳。RuS ix擴散障層 1 3的厚度範圍以從大約5 〇 A到大約2 0 〇 A更佳。以大 約50A到大約200A之較佳厚度範圍的RUS 擴散 障層1 3爲例，可用於成形電容器結構的底層電極堆疊^ 如圖1的一般性說明，導電層1 4代表單層或—或多層 3例如’導電層可包括由金屬或金屬氧化物或它們之混成物 所成形的一或多層。例如，此類層包括Rll〇2、Mo〇2 、Rh、Rh02' I r02、Ru、pt 、Pd 及 Ir 其 中之，使用Ru S i x擴散障層構成一電極堆疊。此外， 例如’當R u S i x擴散障層應用於接點或交互連接的用途 ’導電層1 4可以是接點材料，例如鋁。此類導電層可以使 _ ---I--------* I------訂·------- (諳先閱讀背面之注意事項再填寫本頁) A7 Λ369δ7 B7 ____ 五、發明說明（10 ) 用熟悉此方面技術之人士所知的任何方法成形。本發明並不 受限於任何特定的導電層’或成形這類導電層的方法。
Ru S i χ擴散障層1 3可以使用一或多種不同的方法 成形。例如，形成R u S 1 Κ擴散障層的方法可以從 R u S 1 X的沈積靶濺射沈積，也可以從釕的沈積靶上將釕 濺射沈積到含矽表面上’接著退火’也可以使用釕前質及矽 前質經由化學氣相沈積法（C V D )沈積’例如大氣壓力化 學氣相沈積法、低壓化學氣相沈積法（LPCVD)、電漿 加強化學氣相沈積法（PECVD) ’或其它任何一種化學 氣相沈積技術。此外，也可使用C VD在含砂表面上沈積一 層釕，接著進行退火處理，以形成RuS 擴散障層。形 成Ru S 1 X擴散障層以使用CVD爲佳》 C V D法可以在化學氣相沈積反應器中進行，諸如 Genus公司（Sunnyvale，CA )型號7 0 0 0的反應容器’ Applied Material s' 公司（Santa Clara ，C A )型號 5 0 0 〇 的反應容器，或Novelus公司（San 〗ose ’ C A )型號Prism 的反應容器。不過，任何適合執行C VD的反應容器都可使 用。 化學氣相沈積（C V D )的定義是經由氣相作用物（例 如含有所要成分的氣體）的反應，在基底上構成非揮發性的 固態膜。將反應氣體引入反應室3氣體分解並反應，在被加 熱的晶圓表面形成所要的層。化學氣相沈積只是在半導體晶 圓上提供薄層的一種方法，諸如金屬元素或化合物的膜’例 如鉑、釕氧化物、銥 '鉬氧化物等。化學氣相沈積法在很多 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I! ^ ------1---^--h (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -13- A7 436957 B7 五、發明說明（11 ) (請先閲讀背面之注意事項再填寫本頁) 方面都很受歡迎，因爲它有能力提供極均一的層’甚至是在 很深的接點孔或其它孔穴中。因此’以下將參閱圖5及6進 一步描述，使用c V D法在很深的接點孔或其它孔穴中提供 '極均一的層，諸如儲存格電容器的底部電極。熟悉此方面技 術之人士很容易明瞭’經由c v D是較佳的方法’且可以使 用各種相關技術加強c V D，諸如電漿輔助、光輔助、雷射 輔助及其它技術。 形成Ru S 1 ^擴散障層1 3的較佳方法之一是以化學 氣相沈積法（CVD)沈積Ru S i X。CVD法是將釕前 質與矽前質一同送入反應室。 釕前質一般是液態的前質。釕前質裝在一發泡儲存器中 ，經由載氣，諸如氦氣或其它惰性氣體，亦即不會與製程中 其它氣體反應的氣體（例如氮、氬 '氖、及氙），從裝有前 質的儲存器中冒出，以將前質送入反應室中。例如，發泡儲 存器將釕前質送入反應室所使用的載氣氣流範圍大約1 seem 到大約5 0 0 s c c m，壓力範圍大約0 . 5托到大約5 0 托，溫度範圍大約3 0 °C到大約7 0 °C。 經濟部智慧財產局員工消費合作社印製 按照本發明，可以使用任何含釕的前質。釕前質最好是 按下列配方合成的液態釕，（配方1 ):(二烯）R u ( C0) 3，其中〕G烯‘1以是線性、分支、或環二烯、雙 環二烯 '三環二烯、它們的氟化衍生物，它們的混合物、以 及添加異質原子諸如鹽類化合物、矽、硫、硒、磷、砷或氮 的衍生物。這些及其它的前質化合物描述於受讓人的共同待 審專利申請案，名稱爲 “ Precursor Chemistries for Chemical •14- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 436 9 5 A7 B7 五、發明說明（〗2)
Vapor Deposition of Ruthenium and Ruthenium Oxide " ’ 1 9 9 8年8月27曰提出申請，序號09/ 141 ，236 ，以及受讓人的共同待審專利申請案，名稱 爲，'“ Methods for Preparing Ruthenium and Osmium Compounds” ，1 9 9 8年8月2 7曰提出申請，序號爲 0 9 / 1 4 1，4 3 1。此外，例如，在授予McCormick等 人的美國專利5，3 2 7，8 4 9中也討論到用於沈積釕層 的其它前質及方法。使用本發明的釕前質更佳，包括 C6H8Ru(CO)3、雙（茂基）釕（II)，三釕十二 羰基，以及茂基二羰基釕（I I )二聚物。 反應室內也要提供矽前質。例如，矽前質可包括氫化矽 或矽甲烷’諸如二氯矽甲烷（DCS ，S iH2C 12)、 矽甲烷（S1H4)、二矽甲烷（H3SiSiH3) '三氯 矽甲烷（TCS^SiHCh)，或熟悉此方面技術之人 士所知的任何其它矽前質。例如，將矽前質送入反應室的速 率範圍大約5 s c cm到大約5 0 0 s c cm。以大約 lOOsccm爲佳。 . 熟悉此方面技術的人士應瞭解，將氣體送入反應室的方 法，有幾種技術可供使用。例如，除了以發泡技術外，也可 以使用室溫下的氣體混合物，或將揮發性混合物加熱，並使 用載氣將揮發性混合物送入反應室。此外，也可以使用固態 前質，以及將這些固態前質蒸發的各種方法，將反應混合物 送入反應室。本發明並不限於使用任何特定技術。此外，典 型上反應氣體是從不同的進氣口進入。也可選用其它的稀釋 ____ _____- 15- 本紙張尺度適用中固國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -丨 裝· —-----—訂·----線 --- 經濟部智慧財產局員工消費合作社印製 A7 436 9 5 7 B7 五、發明說明（13) 氣體（即不會與反應氣體反應的氣體）送入反應室’用以改 變其內氣體的濃度。例釦可使用可變的流率將氬氣送入反應 室內。 因此，成形R u S 1 X擴散障層的一種方法是將釕前質 氣體、矽前質氣體及選用的稀釋氣體送入反應室3在較佳的 CVD處埋中，反應室中的壓力最好保持在大約〇1托到 大約10托的沈積壓力。要沈積RuS lx擴散障層13之 晶圚表面的沈積溫度，最好保持在大約I 0 〇 °C到大約 7 0 0 t：的範圍，以大約2 0 0 °C到大約5 0 0 °C的範圍更 佳。 成形本發明之R u S i X擴散障層1 9的另一種較佳方 法顯示於圖2A— 2C。如圖2A所示，此方法使用CVD 在基底總成1 6的含矽區沈積一層釕1 8，以構成 RuS I X擴散障層19。沈積完釕層18後，接著退火處 理，以使釕層1 8與含矽區的含矽表面1 7反應，形成如圖 2B所示的Ru S i X擴散障層19。之後，在RuS i X 擴散障層1 9上成形導電層2 1 (例如圖1之導電層1 4的 一或多層導電層）。 沈積釕層1 8的CVD處理最好是以釕前質進行，一般 是使用前所描述之沈積R u S i x的相同方法，將釕前質送 入反應室。如其所述，釕前質一般是液態的前質。釕前質裝 在發泡儲存器中，經由從裝有前質之儲存器中冒出的載氣， 例如氦氣或其它惰性氣體，亦即不會與製程中其它氣體（例 如氮、氬、氖、氙）反應的氣體，將前質送入反應室中。如 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝--------訂----II---線 經濟部智慧財產局員工消費合作社印製 -1 Λ - 4369 5 7 缓濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（14) 前所述，本發明可以使用任何含有釕的前質。 因此’按照此種成形R u S i x擴散障層的方法’將釕 前質氣體及所選用的稀釋氣體送入反應室。在此特定的較佳 ' C V D製程中，反應室內的壓力最好保持在大約〇 . 1托到 大約10托的沈積壓力。要沈積RuS 擴散障層18之 晶圓表面的沈積溫度最好保持在大約1 0 〇 °c到大約7 0 0 °C的範圍，以大約2 0 0 °c到大約5 0 0 °c的範圍更佳。 使用CVD均勻沈積了釕層1 8之後，接下來要進行退 火處理，以從釕層1 8與基底總成1 6的含矽區形成 Ru S 1 X擴散障層1 9。雖然可在各種非反應的大氣中進 行，例如氬，但退火處理是好是在氮大氣的反應室中進行。 退火的溫度範圍以在大約4 0 0 °C到大約1 0 0 0 °C爲佳， 大約5 0 0 °C更佳。進行退火的時間以大約〇 . 5分到6 0 分爲佳。熟悉此方面技術的人士將可瞭解’此溫度及時間周 期可以改變，且退火參數要能足以使釕層1 8轉變成 R u S 1 X 19 ，其中X的範圍如前所述|此外，此退火 也可分成一或數個退火步驟進行。同樣地’不需要將整個釘 層完全轉換成R U S X ’只需轉換能提供足夠壁障特性的 釕量即可。 成形Ru S i X擴散障層1 9所需沈積的釘層1 8厚度 範圍，最好從大約1 0 A到大約3 0 0 A =厚度範圍從大約 5 0到大約2 0 0 A更佳；以及甚至大約1 〇 〇 A最佳。 圖3顯示的結構2 0包括基底總成2 2 ’例如矽基底區 ，及堆疊2 4。堆疊2 4包括導電層3 1 — 3 4。根據本發 17 本紙張尺度適用t國國家標準（CNS>A4規格（210 X 297公釐） (請先閱讀背面之iit事項再填寫本頁) -I ^---- 訂---------線 436957 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) 明，一或多層的導電層31 — 34是RuS lx擴散障層。 —或多層的導電層，此外還包括一或多層的R u S ί X 擴散障層，可以包括由各種導電材料構成的導電層=例如’ '導電層最好是由（但不限於）金屬、金屬氧化物或它們的混 合物所構成的層。例如，這類層可以包括金屬.，諸如鍺、^ '釕、鉑、及銥，或金屬氧化物，諸如釕氧化物、鉬氧化物 、及銥氧化物。 堆疊2 4可供一或極多種用途，例如，交互連接、電容 器等。例如，堆疊2 4與包括含矽表面2 3的基底總成2 2 可做爲儲存格電容器的電極。堆疊2 4的壁障特性可防止砂 從含矽表面2 3擴散。按本發明，層3 1可以成形爲 Ru S 1 x擴散障層，可防止矽從含矽表面2 3經由堆疊 2 4擴散到毗鄰層或層2 9或堆疊2 4的表面，以及防止氧 擴散到含矽表面。 圖4顯示的結構5 0包括基底總成5 2，例如矽基底， 以及成形於其上的電容器結構5 4。電容器結構5 4包括第 一電極5 6、第二電極6 0及介於其間的高介電常數層5 8 。例如，介電層可以是任何具有所需介電常數的適合材料， 諸如 Ta^Qs'BaxSrii-nTiOatBST〕、 BaTi〇3、SrTi〇3'PbTi〇3、 Pb〔Zr，Ti)〇3〔PZT〕、 (P b - L a ) (Zr-Ti)〇3〔PLZT〕、 (Pb>La)Ti〇3[PLTl 、KN〇3 及 L iNbOs。當使用這些高介電常數層58時，電極的擴 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- ------------- -------^ ---I I— I I t (請先閱讀背面之注意事項再填寫本頁) A7 436957 _____B7__ 五、發明說明（16〉 (請先閱讀背面之注意事項再填寫本頁) 散壁障特性特別重要。例如，爲使電容器結構之底部電極的 功能良好’電極層或層堆疊必須有效地壁障矽的擴散，特別 是由於使用高介電常數材料之製程所致使的擴散。當在基底 總成5 2之含砂表面5 3上，例如複砂晶、砂基底材料、 N -摻雜矽、P -摻雜矽等，成形電容器時，需要此種擴散 壁障特性.，因爲擴散之矽的氧化會造成電容（例如記憶體元 件的電容）劣化。此外，電極堆疊必須做爲氧的壁障，以保 護在堆疊下的含矽表面不被氧化。R u S i x擴散障層的形 成增強了堆疊的壁障特性。熟悉此方面技術的人士將可瞭解 ，堆疊電極5 6包括一或多層Ru S i ,擴散障層，以及一 或多層導電層，如參閱圖3所做的描述。 經濟部智慧財產局員工消費合作社印製 以下將參閱圖5及6描述上述R u S i X擴散障層的應 用。圖5描述本發明之Ru S i x擴散障層在儲存格電容器 的應用1其中儲存格電容器之高介電電容器的底部電極包括 一或多層的R u S i X擴散障層。此外，將參閱圖6描述本 發明之R u S 1 x擴散障層的應用，其中描述需要擴散壁障 特性的接點襯裏。爲簡單計，對這兩個說明結構的描述限於 R u S l ::擴散障層的使用。其它半導體的製程及各種元件 結構，例如C Μ 0 S元件、記憶體元件、邏輯元件等’都將 受惠於本發明，且本發明並不限於本文中所描述的說明實施 例，例如接點襯裏及電極結構。R u S 1 X擴散障層可應用 於任何需要擴散壁障特性的用途，特別是防止矽及/或氧擴 散到鄰近層。 如圖5所示，元件結構1 〇 〇是按習知處理技術製造 ____- 19-______ 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 436957 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17) 在沈積底部電極結構1 8 7前，先在表面1 8 5 (例如含砂 表面）上形成孔穴1 8 4，以及定義孔穴1 8 4的表面 1 8 6。底部電極堆疊1 8 7包括前文中所述的本發明 ' R u S 1 X擴散障層及一或多層其它的導電層，成形於孔穴 1 8 4內。基底總成1 8 1包括各種單元，如場氧化區、活 性區，即矽基底上未被場氧化物覆蓋的區域、字線、場效電 晶體（FET)、產生於矽基底上的源/汲區等。氧化物材 料的絕緣層1 8 3成形於基底總成之上。絕緣層1 8 3上的 孔穴1 8 4直徑小且寬深比高。如前所述，直徑小、寬深比 高之孔穴的特徵尺寸或關鍵尺寸小於1微米（例如，孔的直 徑或寬度小於大約1微米）且寬深比大於大約1。此種寬深 比用於接點孔、通道、溝，以及任何其它結構的孔穴。例如 ’溝之開口的寬度1微米，深3微米，其寬深比爲3。本發 明對於在小且寬深比大的特徵中成形擴散障層特別有利，因 爲是使用CVD法在階梯式的結構中成形均一的RU S 1 χ 擴散障層。 如圖5所示，堆疊電極1 8 7包括一成形於底部表面 185的RuS 1“廣散障層，以及定義孔穴184的一或 多個側壁1 8 6。電極堆疊層成形於整個結構的表面，包括 底部表面1 8 5及側壁1 8 6。接著，將該層成形爲底部電 極1 8 7。例如蝕刻或整平所要移除的區域，以形成底部電 極1 8 7。之後，相對於堆疊電極1 8 7成形介電層1 9 1 。之後，相對於介電層1 9 1成形第二電極1 9 2。例如， 此電極可以是任何導電材料’諸如氮化鎢.氮化鈦、氮化钽 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐） ------------ .It-----訂.--------線 . (請先閱讀背面之注意事項再填寫本頁) -20- '436957 A7 B7 經濟部智慧財產局具工消費合作社印製 五、發明說明（〗8) 、釕、铑、銥、釕氧化物、銥氧化物，或它們的任何混合物 ，或儲存格電容器之電極或電極層所使用之任何其它的典型 導電材料》以本發明而言，構成底部電極的堆疊層中包括一 RuS ix擴散障層，它是使甩文中所描述的CVD製程在 孔穴1 8 4內構成厚度均勻的一層。Ru S 1 X擴散障層提 供適當的壁障特性。 熟悉此方面技術的人士將瞭解，相對於一表面成形任何 電容器，例如含矽表面，所需的擴散壁障特性及/或導電層 所需的均一性，都可受惠於本發明。例如|容器形電容器（ container capacitoi:)典型上包括成形於表面上的電極，需要 均一的底部電極結構。此種容器形儲存格電容器描述於 1993年12月14日授予Dennison等人美國專利 5 ，2 7 0 ，2 4 1 ，名稱爲 “ Optimized Container Stack Capacitor DRAM Cell Utilizing Sacrificial Oxide Deposition and Chemical Mechanical Polishing " o 圖6是按習知製程技術製造的元件結構2 0 0，在金屬 化基底207之接點區255前，先成形接點孔259。在 金屬化前，元件結構2 0 0包括場氧化區2 0 5及活性區， 即基底2 0 7上未被場氧化區2 0 5覆蓋的區域。在活性區 內，相對於場氧化區2 0 5成形的有字線2 2 1及場效電晶 體222。適當摻雜的源/汲區225、230是以習知技 術成形。在整個表面成形均一的氧化物材料層2 4 0，並在 矽基底2 0 7之摻雜區2 3 0的接點區2 5 5上定義接點孔 2 5 9。之後，在接點孔2 5 9內成形一或多層的金屬或導 本紙張尺度適用+國國家標準（CNS>A4規格（210 * 297公釐〉 -91 - (請先閱讀背面之注意事項再填寫本頁) 裝---- - - -- 訂--I I---- 436957 A7 ______B7_____ 五、發明說明（N) 電層，以提供與基底區2 3 0的電氣連接。例如，各種材料 都可成形於接點孔2 5 9內，諸如氮化鈦或其它的擴散壁障 材料。在定義接點孔2 5 9的底部表面2 6 0及一或多個側 '壁2 6 1上，最好是以本發明成形Ru S 1 X擴散障層的接 點襯裏2 8 5。一般而言，Ru S 1 X擴散障層是沈積於整 個基底總成，接著整平以形成接點襯裏2 8 5。之後’在接 點孔內成形導電材料2 7 6，例如鋁，以提供與基底2 0 7 之摻雜區2 3 0的連接。 例1 圖7 A顯示一樣品晶圓的深度剖面，包括一厚度大約 500A的鈾層成形於RuS ιχ擴散障層上。RuS ιχ 擴散障層是在矽基底上沈積厚度大約1 Ο Ο A的釘後進行退 火所形成。退火是在大約5 0 0 °C下進行大約5分鐘。此樣 品晶圓的深度剖面是在大約8 5 0 t之溫度下歷經大約3 0 秒的快速熱氧化後的結構。圖中顯示即使有也僅只有極少的 矽擴散通過R u S 1 x擴散障.層，且沒有二氧化矽形成，也 沒有被矽化的鉑3 製造樣品晶圓的反應室是使用M DC Vaccuum Products公司（Hayward ，CA)製造的CVD反應室，發 泡器則是使用 Technical Glass Service 公司（Boise ’ I D ) 製造的玻璃硏究用發泡器。成形用於構成R u S 1 x擴散障 層之釕層所使用的條件包括： 釕前質：C6H8Ru (C0) 3 ____- 99 -__ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (靖先閲讀背面之注意事項再填窝本頁) 裝--------訂·--------線 經濟部智慧財產局員工消費合作社印製 4369 5 7 A7 _______B7___ 五、發明說明（2〇 ) (請先閱讀背面之注意事項再填寫本頁) 通過發泡器的钌載氣：5 s c cm的氦氣 釕發泡器之條件：壓力3托，溫度2 5 °C 反應室之條件：壓力0 . 5托，晶圓表面的沈積溫度 '3 〇 〇 °c 沈積時間：1分鐘 成形鉑層之條件包括： 銷前質：（methylcyclopentadienyl ) P t M e 3 通過發泡器的鉑載氣：1 0 s c cm的氦氣 鉑發泡器之條件：壓力1 0托，溫度2 5 t 反應室之條件：壓力5托，晶圓表面的沈積溫度3 5 0
°C 沈積時間：6分鐘 經濟部智慧財產局員工消費合作社印製 使用 Physical Electronics 公司（Eden Prairie，MN )之 型號P h I ( Φ )的X P S裝置測得深度剖面。得到深度剖 面的操作條件包括3 5 0瓦的X -射線源，單色A 1 K c (hv=1486.6電子伏特）；45度萃取；萃取孔徑 8 0 0微米。以3 K e V的氬離子束在3毫米之光域範圍執 行濺射。圖7 A所示之深度剖面的濺射時間爲2 0分鐘。 圖7 B所顯示之樣品晶圓之深度剖面包括厚度4 5 0 A 的鉑成形於厚度大約1 0 0 A的釕層上，釕層乃直接成形於 矽基底上，並未如圖7 A進行退火步驟以形成R u S 1 X擴 散障層。此樣品晶圓的深度剖面是在大約8 5 0 °C之溫度下 歷經大約3 0秒的快速熱氧化後的結構。成形釕及舶層的方 法及條件與圖7 A相同。此外，得到深度剖面的方法也與前 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4369 5 7 ΚΙ _______Β7 五、發明說明（21 ) 同。 比較圖7 Α及7 Β ，顯示圖7 Β中沒有R u S i χ擴散 障層1鉑被完全矽化，且在表面形成二氧化矽。另一方面， 圖7 A顯示在快速熱氧化步驟後鉑箔的抗矽化。 本文所述的所有專利及參考可結合爲一整體，如同每一 個各別地結合。本發明已參考說明實施例描述，但不能將其 解釋成限制之意。如前所述，熟悉此方面技術的人士應瞭解 ，各種其它用途都可使用本文所描述的R u S 1 <擴散障層 ，利用其有利的壁障特性。熟悉此方面技術的人士在參考本 文的描述後，可以明瞭說明實施例的各種修改，以及本發明 的其它實施例。因此，所附申請專利範圍將涵蓋任何修改或 實施例，都將落於所附申請專利範圍所定義之本發明的範圍 內。 (請先閱讀背面之注意事項再填寫本頁) 裝-------訂----------線. 經濟部智慧財產局員工消費合作社印製 適 度 尺 張 纸 本 釐 公 97 2 X 10 2 格 規 A4 NS) (C 準 標 家 國 國

Claims (1)

  1. A8 正 Ή8 C8 m •-.--TTV g利範圍 丨附>^71第8 8 i 1 4 7 4 5號專利申誚案 中文申請專利範圍修正本 民國％年3月修正 1 . 一種用於製造積體電路的方法，該方法包括： 提供具冇一表面的基底總成；以及 在至少部分表面上成形擴散障層，其中所形成的擴散障 厨足R u S i .、，其中X的範圍從〇 . 〇 1到1 〇。 2 ·如申請專利範圍第1項的方法，其中x的範圍從1 到3。 3 .如申請專利範圍第2項的方法，其中X是2。 4 .如申請專利範圍第1項的方法，其中所形成的障層 包括以化學氣相沈積法沈積R u S i X。 5 ·如中請專利範圍第1項的方法，其中成形擴散障層 包括： 相對於含矽表面成形一層釕：以及 進行退火，以使釕層與含矽表面構成R u S 1 x。 經漓部智慧W產局員工消費合作社印焚 II ^1 —————— In n ·ΓΙ (請先閲讀背面之注意事項再填寫本頁) 訂 6 .如中請專利範圍第5項的方法，其中成形釕層包括 以化學氣相沈積法沈積釕層。 7 .如申請專利範圍第1項的方法，其中的方法進一步 包括在擴散障層上成形至少一種其它的導電材料，其至少一 種導電材料選擇自金屬及導電的氧化金屬。 8 .如申請專利範圍第5項的方法，其中執行退火以構 成R u S ί x包括在惰性氣體的大氣中，以4 0 0 °C到 本紙張尺度適用中國國家榡準（CNS ) Λ4規格（210X29?公釐） W 436 9 5 7 as C8 _____D8 六、申請專利範圍 1〇Ο 0 C範圍內的度’執f了退火〇 · 5分鐘到6 q分鐘 ο 9 .如申請專利範圓第8項的方法，其中執行退火以構 成R u S i $包括在氮氣大氣中，以5 〇 〇 °C的溫度，執行 釕厨及含矽表面層的退火5分鐘。 1 0 .如申請專利範圍第5項的方法，其中含砂區包括 至少部分的表面。 1 1 . 一種用於成形電容器的方法，其方法包括： 在部分的基底總成上成形電極； 在至少部分的第一電極上成形高介電材料；以及 在高介電材料上成形第二電極，其中第一與第二電極至 少其中之一包括由R U s i x構成的障層，其中x的範圍從 0 · 0 1 到 1 0。 1 2 .如申請專利範圍第1 1項的方法，其中X的範圍 從1到3。 1 3 .如申請專利範圍第1 2項的方法，其中X爲 2.0。 1 4 .如申請專利範圍第1 1項的方法，其中的障層是 以化學氣相沈積法成形。 1 5 . —種用於成形電容器的方法，其方法包括： 提供基底總成的含矽區； 在基底總成之至少部分的含矽區上成形第一電極，第一 爾極包含一 R u S i x的障層，其中X的範圍從〇 · 〇 1到 10: (請先閱讀背面之注意事項再填寫本頁) 、-'°· 經濟部智竓財產局員工消費合作社印製 本紙張尺度適用中國國家橾率（CNS ) A4规格（210X297公釐） -2- 4 3 6 9 A8 B8 C8 D8 六、申請專利範圍 在至少部分的第一電極上提供高介電材料；以及 在高介電材料上提供第二電極。 1 6 ·如中請專利範圍第1 5項的方法’其中X的範圍 從1到3。 1 7 ·如申請專利範圍第1 5項的方法，其中成形障層 包括： 在至少部分的含矽區上成形釕層；以及 對成形於至少部分含矽區上的釕層進行退火，以構成 R u S i X障層。 1 8 ·如申請專利範圍第1 7項的方法，其中成形釕層 包括以化學氣相沈積法沈積釕層，釕層的厚度1 Ο A到 3 Ο Ο A ° 1 9 ·如申請專利範圍第1 8項的方法，其中釕層的厚 度 5 Ο A 到 2 0 〇 A。 2〇.如申請專利範圍第1 9項的方法，其中釕層的厚 度爲1 Ο Ο A。 2 1 .如申請專利範圍第1 8項的方法，其中對成形於 至少部分含矽區上之釕層退火，包括在惰性氣體的大氣中， 以4 0 0 "C到1 〇 〇 CTC之範圍內的溫度，退火〇 . 5分鐘 到6 0分鐘。 2 2 .如申請專利範圍第1 5項的方法，其中的 R u S 1 X擴散障層是使用釕前質及矽前質以化學氣相沈積 法成形。 2 3 . —種用於成形電容器的方法，其方法包括： ^紙张尺度適用中國國家標率（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 -3 - ABCD 436957 六、申請專利範圍 提供基底總成的含矽區； 在基底總成之至少部分含矽區上成形第一電極，第一電 極的成形包括： 成形R u S i x的障層，其中X的範圍從0 . 0 1到 1 0，以及 相對於R u S i X擴散障層成形一或多層導電層，一或 多層導電層是由金屬或導電金屬氧化物至少其中之一所構成 t 在至少部分的第一電極上提供高介電材料；以及 在高介電材料上提供第二電極。 2 4 .如申請專利範圍第2 3項的方法，其中一或多層 導電層是選用自Ru〇2、Rh〇2、Mo〇2、I r〇2、 Ru、Rh、Pd、Pt&Ir。 2 5 .如申請專利範圍第2 3項的方法，其中成形障層 包括： 在至少部分含矽區上成形一層釕；以及 對成形於至少部分含矽區上的釕層進行退火，以得到 R u S i X障層。 2 6 ·如申請專利範圍第2 3項的方法，其中的 R u S i X障層是使用釕前質及矽前質以化學氣相沈積法成 形。 2 7 · —種半導體元件結構，其結構包括： 一S底總成包括一表面；以及 在至少部分表面上的擴散障層，其中擴散障層是由 本紙張纽適用中關家揉率（CNS ) A4%#· ( 21GX297公釐)~ (請先閲讀背面之注意事項再填寫本頁) Y. 線 經濟部智慈財產局員工消費合作社印製 4 3 6 9 5 7 as B8 C8 __ _ D8 __ 六、申請專利範圍 R U S 1 x所構成’其中X的範圍從〇 . 〇 1到1 〇。 2 8 .如申請專利範圍第2 7項的結構，其中X的範圍 從1到3。 2 9 ·如申請專利範圍第2 8項的結構，其中X爲 2.0。 3 〇 ·如申請專利範圍第2 7項的結構，其中的至少部 分表面是含矽表面，且其中的結構包括成形於擴散障層上的 一或多層導電層，是由金屬及導電金屬氧化物至少其中之一 所構成。 3 1 .如申請專利範圍第3 〇項的結構，其中一或多層 導電層是選用自Ru02、Rh02、Mo02、IrO；2、 Ru、Rh、Pd、Pt&Ir。 3 2 種電容器結構，包括： 第一電極； 在至少部分的第一電極上成形高介電材料·，以及 介電材料上的第二電極，其中第一及第二電極至少其中 之一包括由R u S i x所構成的擴散障層，其中X的範圍從 0 · 0 1 到 1 〇。 3 3 ·如申請專利範圍第3 2項的結構，其中X的範圍 從1到3。 3 4 .如申請專利範圍第3 2項的結構，其中第一電極 的擴散障層是成形在至少部分的含矽區上，且其中的結構包 括成形於擴散障層上的一或多層導電層，是由金屬及導電金 屬氧化物至少其中之一所構成。 本紙浪尺度適用中國國家樑準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本页) 、1T 經滴部智慧財產局員工消費合作社印製 -5- ABCD 436 9 5 7 六、申請專利範圍 3 5 .如申請專利範圍第3 4項的結構，其中一或多層 導電層是由選擇自尺11〇2、1111〇2、1^〇〇2、11'〇2 、R U、R h、P d、P t及I r的材料所構成。 3 6. —種積體電路結構，包括： 一 _底總成’包括至少一個活性元件及含矽區；以及 相對於至少一個活性元件及含矽區構成交互連接，交互 迪接包括在至少部分含矽區上的擴散障層，其中擴散障層是 由R u S i x所構成，其中x的範圍從〇 · 〇 1到1 〇。 3 7 .如申請專利範圍第3 6項的結構’其中X的範圍 從1到3。 3 8 .如申請專利範圍第3 6項的結構，進一步包括相 對於擴散障層成形的導電接點材料。 (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智蒽財產局員工消費合作社印製 -i— 1 I -6- 本紙張尺度適用中國國家揉準（CNS > A4规格（210X297公釐）
TW088114745A 1998-08-27 1999-08-27 Ruthenium silicide diffusion barrier layers and methods of forming same TW436957B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/141,240 US6197628B1 (en) 1998-08-27 1998-08-27 Ruthenium silicide diffusion barrier layers and methods of forming same

Publications (1)

Publication Number Publication Date
TW436957B true TW436957B (en) 2001-05-28

Family

ID=22494815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088114745A TW436957B (en) 1998-08-27 1999-08-27 Ruthenium silicide diffusion barrier layers and methods of forming same

Country Status (10)

Country Link
US (3) US6197628B1 (zh)
EP (1) EP1114449B1 (zh)
JP (1) JP4719358B2 (zh)
KR (2) KR20010073044A (zh)
AT (1) ATE426915T1 (zh)
AU (1) AU5346799A (zh)
DE (1) DE69940640D1 (zh)
MY (1) MY132400A (zh)
TW (1) TW436957B (zh)
WO (1) WO2000013215A1 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197628B1 (en) * 1998-08-27 2001-03-06 Micron Technology, Inc. Ruthenium silicide diffusion barrier layers and methods of forming same
US6323081B1 (en) * 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
JP3114710B2 (ja) * 1998-11-30 2000-12-04 日本電気株式会社 強誘電体メモリ及びその製造方法
US6417062B1 (en) * 2000-05-01 2002-07-09 General Electric Company Method of forming ruthenium oxide films
US6429127B1 (en) 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6461909B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Process for fabricating RuSixOy-containing adhesion layers
US6903005B1 (en) 2000-08-30 2005-06-07 Micron Technology, Inc. Method for the formation of RuSixOy-containing barrier layers for high-k dielectrics
US6410968B1 (en) * 2000-08-31 2002-06-25 Micron Technology, Inc. Semiconductor device with barrier layer
US6576964B1 (en) * 2000-08-31 2003-06-10 Micron Technology, Inc. Dielectric layer for a semiconductor device having less current leakage and increased capacitance
US6417070B1 (en) * 2000-12-13 2002-07-09 International Business Machines Corporation Method for forming a liner in a trench
US6518610B2 (en) 2001-02-20 2003-02-11 Micron Technology, Inc. Rhodium-rich oxygen barriers
US6498110B2 (en) 2001-03-05 2002-12-24 Micron Technology, Inc. Ruthenium silicide wet etch
US6399492B1 (en) * 2001-03-15 2002-06-04 Micron Technology, Inc. Ruthenium silicide processing methods
US20030036242A1 (en) * 2001-08-16 2003-02-20 Haining Yang Methods of forming metal-comprising materials and capacitor electrodes; and capacitor constructions
KR100487137B1 (ko) * 2002-07-12 2005-05-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US6830983B2 (en) * 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide
US6737313B1 (en) 2003-04-16 2004-05-18 Micron Technology, Inc. Surface treatment of an oxide layer to enhance adhesion of a ruthenium metal layer
JP4501379B2 (ja) * 2003-09-02 2010-07-14 Ｊｓｒ株式会社 ルテニウム−シリコン混合膜を形成する方法
US7419702B2 (en) * 2004-03-31 2008-09-02 Tokyo Electron Limited Method for processing a substrate
US7375027B2 (en) 2004-10-12 2008-05-20 Promos Technologies Inc. Method of providing contact via to a surface
US7473637B2 (en) 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
JP2007258390A (ja) * 2006-03-23 2007-10-04 Sony Corp 半導体装置、および半導体装置の製造方法
JP4946287B2 (ja) 2006-09-11 2012-06-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8124528B2 (en) * 2008-04-10 2012-02-28 Micron Technology, Inc. Method for forming a ruthenium film
US8211743B2 (en) * 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR101088813B1 (ko) * 2008-07-25 2011-12-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US8003521B2 (en) * 2009-04-07 2011-08-23 Micron Technology, Inc. Semiconductor processing
US20110097589A1 (en) * 2009-10-28 2011-04-28 General Electric Company Article for high temperature service
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
DE102010048620B4 (de) * 2010-10-15 2013-03-28 Epcos Ag Elektrode, mikroakustisches Bauelement und Herstellungsverfahren für eine Elektrode
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8581224B2 (en) 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
JP7296806B2 (ja) * 2019-07-16 2023-06-23 東京エレクトロン株式会社 ＲｕＳｉ膜の形成方法及び基板処理システム
JP2023113404A (ja) 2022-02-03 2023-08-16 東京エレクトロン株式会社 基板の表面にルテニウムシリサイド膜を形成する方法、及び装置

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6191974A (ja) 1984-10-11 1986-05-10 Kanegafuchi Chem Ind Co Ltd 耐熱性マルチジヤンクシヨン型半導体素子
US5017551A (en) * 1987-05-04 1991-05-21 Eastman Kodak Company Barrier layer containing conductive articles
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
JPH0687490B2 (ja) * 1989-08-30 1994-11-02 日本電気株式会社 薄膜コンデンサおよびその製造方法
DE69014027T2 (de) * 1989-08-30 1995-06-01 Nec Corp Dünnfilmkondensatoren und deren Herstellungsverfahren.
JP2921889B2 (ja) 1989-11-27 1999-07-19 株式会社東芝 半導体装置の製造方法
JPH0687492B2 (ja) * 1990-03-07 1994-11-02 日本電気株式会社 薄膜コンデンサ及びその製造方法
US5149596A (en) 1990-10-05 1992-09-22 The United States Of America As Represented By The United States Department Of Energy Vapor deposition of thin films
EP0514149B1 (en) * 1991-05-16 1995-09-27 Nec Corporation Thin film capacitor
US5389575A (en) 1991-07-12 1995-02-14 Hughes Aircraft Company Self-aligned contact diffusion barrier method
US5270241A (en) 1992-03-13 1993-12-14 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing
JP3351856B2 (ja) 1992-04-20 2002-12-03 テキサス インスツルメンツ インコーポレイテツド 構造体およびコンデンサの製造方法
FR2690694B1 (fr) 1992-04-29 1994-06-17 Icbt Roanne Procede pour le traitement de fils chimiques, notamment lors d'une operation de texturation, et installation textile mettant en óoeuvre ce procede.
JP3407204B2 (ja) 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
KR960000367B1 (ko) 1992-07-24 1996-01-05 삼성전자주식회사 반도체장치의 배선층 형성방법
US5314727A (en) 1992-07-28 1994-05-24 Minnesota Mining & Mfg. Co./Regents Of The University Of Minnesota Chemical vapor deposition of iron, ruthenium, and osmium
US5392189A (en) 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5407855A (en) 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
KR100362751B1 (ko) * 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
JPH07221298A (ja) * 1994-01-31 1995-08-18 Sharp Corp 電界効果型トランジスタ及びその製造方法
US5362632A (en) 1994-02-08 1994-11-08 Micron Semiconductor, Inc. Barrier process for Ta2 O5 capacitor
KR960000367A (ko) 1994-06-29 1996-01-25 이해규 음파를 이용한 용강의 흐름제어방법 및 그 방법에 따른 주조용 몰드
US5566045A (en) 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
US5504041A (en) 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5555486A (en) 1994-12-29 1996-09-10 North Carolina State University Hybrid metal/metal oxide electrodes for ferroelectric capacitors
KR100199346B1 (ko) 1995-04-04 1999-06-15 김영환 반도체 소자의 전하저장전극 형성방법
EP0739030A3 (en) * 1995-04-19 1998-07-08 Nec Corporation Highly-integrated thin film capacitor with high dielectric constant layer
KR0147640B1 (ko) 1995-05-30 1998-08-01 김광호 반도체 장치의 커패시터 및 그 제조방법
US5612574A (en) 1995-06-06 1997-03-18 Texas Instruments Incorporated Semiconductor structures using high-dielectric-constant materials and an adhesion layer
JP3380373B2 (ja) * 1995-06-30 2003-02-24 三菱電機株式会社 半導体記憶装置及びその製造方法
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
KR0179806B1 (ko) * 1995-12-30 1999-03-20 문정환 반도체 메모리셀 제조방법
JP3396131B2 (ja) * 1996-06-28 2003-04-14 三菱電機株式会社 半導体装置およびその製造方法
US6294420B1 (en) 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
JP3409831B2 (ja) * 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
TW330326B (en) * 1997-07-18 1998-04-21 Nanya Technology Co Ltd The manufacturing method for semiconductor capacitor electrode plate
US6074945A (en) 1998-08-27 2000-06-13 Micron Technology, Inc. Methods for preparing ruthenium metal films
US6197628B1 (en) 1998-08-27 2001-03-06 Micron Technology, Inc. Ruthenium silicide diffusion barrier layers and methods of forming same
US5962716A (en) 1998-08-27 1999-10-05 Micron Technology, Inc. Methods for preparing ruthenium and osmium compounds
US6133159A (en) 1998-08-27 2000-10-17 Micron Technology, Inc. Methods for preparing ruthenium oxide films
US6162738A (en) * 1998-09-01 2000-12-19 Micron Technology, Inc. Cleaning compositions for high dielectric structures and methods of using same
US6261850B1 (en) 1998-09-03 2001-07-17 Micron Technology, Inc. Direct writing of low carbon conductive material
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6204172B1 (en) 1998-09-03 2001-03-20 Micron Technology, Inc. Low temperature deposition of barrier layers
JP3087055B2 (ja) 1998-12-04 2000-09-11 株式会社平和 カードユニット及びパチンコ機制御ユニット
US6465828B2 (en) * 1999-07-30 2002-10-15 Micron Technology, Inc. Semiconductor container structure with diffusion barrier
US6429127B1 (en) 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6903005B1 (en) 2000-08-30 2005-06-07 Micron Technology, Inc. Method for the formation of RuSixOy-containing barrier layers for high-k dielectrics
US6787833B1 (en) * 2000-08-31 2004-09-07 Micron Technology, Inc. Integrated circuit having a barrier structure

Also Published As

Publication number Publication date
ATE426915T1 (de) 2009-04-15
KR20010073044A (ko) 2001-07-31
JP2002524847A (ja) 2002-08-06
DE69940640D1 (de) 2009-05-07
KR20050048625A (ko) 2005-05-24
US6197628B1 (en) 2001-03-06
EP1114449B1 (en) 2009-03-25
AU5346799A (en) 2000-03-21
WO2000013215A1 (en) 2000-03-09
MY132400A (en) 2007-10-31
US7560815B1 (en) 2009-07-14
US8461682B2 (en) 2013-06-11
EP1114449A1 (en) 2001-07-11
US20090278232A1 (en) 2009-11-12
JP4719358B2 (ja) 2011-07-06

Similar Documents

Publication Publication Date Title
TW436957B (en) Ruthenium silicide diffusion barrier layers and methods of forming same
JP5328065B2 (ja) 拡散バリアー層及びその製造方法
US6800521B2 (en) Process for the formation of RuSixOy-containing barrier layers for high-k dielectrics
US6897160B2 (en) Methods for forming rough ruthenium-containing layers and structures/methods using same
US6403414B2 (en) Method for producing low carbon/oxygen conductive layers
US6204172B1 (en) Low temperature deposition of barrier layers
US7393785B2 (en) Methods and apparatus for forming rhodium-containing layers
US6946395B2 (en) Devices containing zirconium-platinum-containing materials and methods for preparing such materials and devices
US6818522B2 (en) Method for forming capacitor of semiconductor device with RuTiN and RuTiO diffusion barrier

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent