TW434743B - Deposition of carbon into nitride layer for improved selectivity of oxide to nitride etchrate for self aligned contact etching - Google Patents

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Description

43474 3 A7 B7 五、發明説明(') 1 .技術領域 本掲示偽有關於在半導體裝置中形成自行對劑接點
I (請先聞讀背面之注意事項再填寫本頁) (SAC)時,用以提供所欲之氣化物對氮化物蝕刻速率選 擇性之方法。更待別地是,氣化物對氮化物蝕刻速率 的選擇性像被提供以在蝕刻前將磺沈積入至少一部份 之半導體裝置中的氮化物層。 2 .相關技術之背景 以蝕刻形成自行對齊接點(SAC)於半導體裝置上係為 所熟知。為産生一令人谋意的SAC,須要一種氣化物對 氮化物之高度蝕刻速率選擇性。除非足夠的蝕刻速率 選擇性被提供,否則於SAC中不會形成界定良好的壁角 ,而半導體裝置裝易於故障和/或有不可靠性。目前, 20:〗的壁角選擇性可使用C4F8 /CO/Ar化學物質執行 蝕刻而獲致β然而,若干儸諸如金靥污染與不易處理 等缺點僳與蝕刻化學物質中之C0的使用有關。不幸地 是,由蝕刻化學物質除去C0將産生不良的角壁選擇性 並因而産生劣質産品。 因此,想要在無含有C0化學物質的使用下於SAC蝕刻 時提供所欲之氣化物對氮化物的蝕刻速率選擇性。 本發明之概要 用以在半導體裝置之自行對齊點SAC形成過程中提供所 欲之氣化物對氮化物蝕刻速率的選擇性的嶄新方法已被 發現。該方法包含形成至少一層氮化物層於一半導體基 板上,並於氤化物層形成中或之後將磺混入至少氤化物 本紙張尺度適州中阈固家標肀{ CNS > Λ4規格(2I0X297公釐) 434743 A7 B7 經淆部—决楮绛灼只工消於合作社印來 五、發明説明 ( > ) 層 的 一 部 份 〇 在 特 別 有 用 的 實 施 例 中 > 該 方 法 包 括 提 供 具 有 第 — 窗 P 形 成 於 其 中 之 頂 端 表 面 的 半 導 體 基 板 9 將 氮 化 物 層 5 r 先 1 形 成 於 至 少 —* 部 份 的 半 導 體 Γ1Τ1· 基 板 之 頂 端 表 面 上 以 及 Μ 一 閱 讀 1 1 窗 Π 中 將 磺 混 入 至 少 一 部 份 的 氮 化 物 層 以 産 生 磺 化 氮 背 ιέ 之 1 1 化 物 層 9 形 成 ™* 層 氧 化 物 層 於 m 化 氮 化 物 層 上 而 將 第 一 注 意 重 1 | 窗 P 大 致 填 充 T 以 及 將 牲 刻 以 將 碳 化 氤 化 物 層 暴 露 出 並 Ψ 項 再 填 1 提 供 接 點 窗 P 0 寫 本 裝 I 圖 示 之 簡 早 説 明 頁 •s^ 1 1 第 1 圖 為 具 有 窗 P 與 Μ 化 物 層 形 成 於 其 上 之 半 導 1 1 體 基 板 的 示 意 剖 面 圖 % 1 第 2 圖 像 為 顯 示 碳 混 入 氮 化 物 層 之 類 似 第’ 1 圖 的 示 思 I 1 丁 剖 面 圖 * 1 第 3 圖 % 為 顯 示 一 層 氧 化 物 層 形 成 於 磺 化 氤 化 物 層 上 1 1 之 類 似 第 1 圖 的 示 意 剖 面 圖 ; 以 及 1 第 4 tat 圖 偽 為 顯 示 已 蝕 刻 之 接 點 窗 P 之 類 似 第 1 圖 的 示 1 Λ 意 剖 面 圖 Ο 1 本 發 明 之 說 明 1 根 據 此 處 所 説 明 之 方 法 S 在 氣 化 物 與 氧 化 物 界 面 具 有 1 1 t^=* 兀 全 無 不 良 界 定 之 角 壁 的 結 構 之 半 導 BMW 歷 裝 置 將 可 -M* 攸 製 作 1 I 〇 所 欲 之 角 壁 m 擇 性 傷 在 不 含 有 cog; 刻 化 學 物 質 下 » 藉 1 1 由 使 用 m 化 氮 化 矽 層 而 獲 致 〇 在 本 方 法 中 9 氣 化 物 對 氮 1 1 化 物 的 選 擇 性 將 被 改 良 t 而 20 :1 的角壁選擇性可於不具 1 1 有 C0蝕 刻 化 學 物 質 的 缺 點 下 而 獲 致 〇 1 ] -4 — 1 1 1 1 本紙张又度lAJfl中國K家標t ( (’NS )六4%格(210X297公麓) 434743 A7 B7 五、發明说明( 方當 佈大成 成型矽 路 料用 與習 半加學形向定下ίίίίϊΗ 置 形典在 材14_14熟 KMTfem#3g^u21Μ 裝 輿10如iTL如ΰ统層間2’在 成被的行非所用U0.^ 011板liitp諸以傳料極glm形可知進當據使"約 S 並 面基-E«含ί何材蘭41r)術Μ熟被適根被Μ大12中 表Si料^包,任、的“Η 技Μ所刻之將將ls-B ^ 2 端導材W可1的®用㈣U 的 用®刻常終㈣為、^ P頂半的㈣M1S 晶162 严 '000^0 ^ 0 有該層 並料熟多層 L 熟 子度 S ㈣最 h 各 具。多60的材所 S sou 所 Ml® 其 H 寛亦5r且 J 於 供10或 W 式種 士用材12ί β+ιΐΡΙ。應欲,Ρ2,Ν4位 提板層 4 統三人12及 $ 中人層光影反所化 圍 3 傜 含基一,1傳於之層以 W 圍之阻該顯如之變 1 範S1其 包體及12為用藝料物Γ時範II光。並諸25而_的 如, 法導以層傜。技材化«:0!0:的技 一11案用 口求®® 諸面 方半20料10層本有Μ# ,面圖使窗要 j 表 本的圓材板结習含屬ΜΪ 理習如表為:刻載^;.0,的 ,25晶種基連熟包金 數所熟例端作如蝕負8+10後10 圖口矽三體互為料等 Μ 參士以 β 頂被例。流 U51成板 1窗一的導交含材1ΧΒ?與人傺10的而,術電 MQBIO形基 第之有上半他包的 W ,術之 2 板 2 術 2 技的c約 #2 體 考中i,含20的其將佳如4#技蕤口 基置技 口刻體SA大10口導 參其包圓中及料較諸3W的技窗體裝影窗蝕導之由0.窗半 於地晶法以材 c 的sile本 導於撤成性之逑於約 於 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適汛中國囤家標肀{ CNS > ΛΊ说格(210X297公梦) .¾¾:部中少標举跔貝工消资合竹社印繁 434743 A7 — B7 五、發明説明(4 ) 10的頂端表面11上。氮化物層22通常包含在大約0.05至 大約0 . 0 2 # in範圍的厚度,最好為由大約0 . Q 3至大約0 . 0 2 } 的範圍。氮化物層22可使用所熟知且傳統的製程而形 成,例如低壓化學氣相沈積。 碩偽被混入至少一部份的氤化物層22中以提供第2圖 所見之碩化氮化物層22a。將磺混入氮化物層22將實質地 減少在後序蝕刻製程中之氮化物蝕刻速率,因而可保護 材料層16並維持一令人滿意之陡峭的角壁26。 碩可使用任何適當的技術混入層22中。例如,碩可在 層22的沈積中混入層22。為在氮化物層22的形成中加入 磺,諸如甲烷或其他烴等含磺氣體可被包含於Si3N4化 學氣相沈積中所使用的氣體混合物内。所使用之烴氣濃 度將取決於包含所選擇久特殊烴氣、所混合的碩之數量 以及層22的组成與厚度等數傾因素。對於使用含有甲烷 作為含碩氣體之氣體混合物所沈積的Si3N4層,甲烷氣 體的濃度將散佈於自大約1%至大約50%的範圍,最好為 自大約10%至大約30%之氤氣與甲烷氣體總量的重量。 混入碩化氮化物層22a中磺的數量通常將散佈於自大約1 %至大約50%的範圍,最好為自大約10至30%。 可以考慮將磺於層22被沈積後使用諸如離子植入等任 何適當的技術混入層22中。典型地,離子植入傜使用諸 如硪做為離子源而執行之。為在離子植X中加速離子, 一加速電壓將被用以將離子撞擊入氤化物層22中^離子 植入通常在由大約lkv至大約25kv的加速電壓下於由大約 -6 - 本紙張尺廋珀州中國國家標_(〇«>八4現格(210/297公#> "--------(裝-- (锖先閲讀背面之注意事項再填寫本頁) 訂 434743 A7 B7 五、發明説明(ί ) 1E13至大約1E 16的劑量下執行。如果想要的話,可藉由 諸如施加一罩幕於氤化物層22上、使用光學徹影、使用
I (讀先閱讀背面之注意事項再填寫本頁) 諸如反應離子蝕刻之適當非等向蝕刻技術並於後序執行 離子檀入,而將磺僅植入氮化物層22的一部份。 在硪化氤化物層22a形成後,一層氣化物層30將於後序 形成於碳化氪化物層22a的表面上(見第3圖氮化物層 30的厚度將散佈於自大約0.4至大約lABi的範圍。所使用 之氣化物層30将包含為熟習本技蕤之人士所熟知的任何 適當氣化物材料。在此使用於所述之方法中的較佳氧化 物材料為二氣化矽β氣化物層30可以諸如電菝輔肋化學 氣相沈稹等所熟知旦傳統的製程形成之。如熟習本技薛 之人士所容易研判的,諸如A Ρ Ε X等後缠的層將可選擇性 地形成於氣化物層30的頂端表面。 參考第4 當氧化物層30被形成於碩化氮化物層22a 之頂端表面上時,接點窗口 27將於後序以蝕刻而産生於 氣化物層30(或選擇性地形成於氧化物層30頂端表面上之 後序層之上)β如熟習本技薛之人士所能研判者,接點窗 口 27可以首先施加一罩幕(未圔示}於氣化物層30或後缠 形成於氧化物層3 0頂端表面的任何層、使用光學徹影而 後蝕刻以製成圖案。用於SAC蝕刻之蝕刻物質通常可為熟 習本技藝之人士所熟知的C4 F8 /Ar化學物質,然而可提 供所欲之選擇性之適用於蝕刻Si3 及(/或氣化物層的 任何蝕刻化學物質亦可被使用^ 如上所註,藉由將碳檀入氮化物層22,該氮化物蝕刻 -7 - 本紙浓尺废遠用屮國围家標中(rNS ) Λ4規格(210X297公漦) 434743 A7 B7 五、發明説明(t ) (請先閱讀背面之注意事項再填寫本頁) 速率將充分地被滅小,以使得氣化物層3 D具有的蝕刻速 率較磺化氮化物層22a為大。在於後序執行蝕刻以形成接 點窗口 27時,氧化物對氮化物蝕刻速率的選擇性通常為 由大約5至大約3G的比例,最好為由大約10至大約20, 更好為大約1Q至大約15。因此由大約5至大約20,最好 為由大約10至大約15的角壁選擇性將可被獲得。獲得角 壁選擇性的結果偽為在SAC蝕刻後,在氣化物層3Q與磺化 氮化物層22a之間的界面有利地形成並維持較陡《的角壁 2 6。陡峭角壁2 6的優點為磺化氤化物層2 2 a可保護窗口 2 7 於後序填充以導電材料(例如,W、Al、Cu或其組合等)並 於最後被提供以穿過其中的電流時防止諸如閘極帽罩S i 3 N X之材料層1 6之短路。 雖然本發明係以具有某種程度之待殊性的較佳實施例 說明之,但明顯地是在此諸多的改變與變化偽可能的, 且對於熟習本技蕤之人士在研讅先前之説明後其傜為清 楚的。因此,應瞭解的是本發明可在不背離本發明之精 神與範轉下,以除了在此恃別說明以外的方式來呈現表 達。 -8- 本紙张尺度边用中困闺家標f { rNS ) Λ4^格(210X29?公笫> 434743 A7 B7 五、發明説明(7 ) 对泌部+决標卑局工消"合竹.ίι印來 參考符 號說明 10···. .半 導 體 基板 11.... 頂 端 表 面 12,14, 1 G . 材料層 2 0.... •矽 晶 圓 2 2.... •氮 化 物 層 22a... ..磺化氮化物層 25.·.. .窗 P 2 6.... .尖 銳 角 壁 27.... .接 觸 窗 P 3 0.... .氪 化 物 層 (誚先閱讀背面之注意事項再填寫本頁) r.
、1T 本紙張尺度ill川屮阈Κ家优肀(CNS ) Λ4規格(210Χ297公釐)

Claims (1)

  1. 娌濟部中央標率局貞工消費合作社印輦 43474 3 A8 B8 C8 D8 Γ7、申請專利範圍 1. 一種用以在一半導體裝置中形成自行對齊接點之方法 ,其包括: 提供具有窗α形成於其中之頂端表面的半導體基板; 形成一層氮化物層於至少一部份頂端表面上與窗口 中;以及 將碩混入至少一部份的氮化物層中以形成硪質氮化 物層〇 2. 如申請專利範圍第1項之方法,其中半導體基扳頂端 表面中的窗口以及氮化物層僳被充分地形成。 3. 如申請專利範圍第2項之方法,其中氤化物層係以含 磺氣體呈現於内的化學氣相沈積技術而形成》 4. 如申請專利範圍第3項之方法,其中含硪氣體為甲烷^ 5. 如申請專利範圍第1項之方法,其中氮化物層為氮化 矽。 6. 如申諳專利範圍第1項之方法,其中磺偽於氤化物層 形成後而被沈積入氮化物層。 7·如申請專利範圍第6項之方法,其中碩偽以離子植入 法而混入氪化物層〇 8. 如申請專利範圍第1項之方法,其中混入氮化物層之 碩的數量傺於由大約1至大約50%的範圍。 9. 如申諳專利範圍第1項之方法更包括步驟: 形成一層氧化物層於磺化氮化物層上;以及蝕刻氣 化物層以提供接點窗口。 10. 如申謓專利範圍第9項之方法,其中氣化物層為二氧 -1 0- 本紙張Α度適用中國國家揉率(CNS ) Α4規格(2丨0X297公釐) (請先閲讀背面之注$項再填寫本頁)
    434743 A8 B8 C8 D8 六、申請專利範圍 化矽。11.如申請專利範圍第9項之方法,其中C4F8/Ar化學 經濟部中央標準局貝工消费合作社印*. 法 方 之 點 接 齊 對 J 了 /4» 自 成 形 中 。置 驟 導 蝕 用在 使f 以 被用: ^ ^ 0 0 ^ B 物·, 導 半 的 面 表 端 頂 之 中 其 於 成 形 Π 窗 P一 第 有 具 ; 供板 提基 樓 &Π 端 頂 份 部一 少 至 之 板 基 體 導 半 於 ·’ 層中 物口 化窗 氮一 層第 一 與 成上 形而 表 化 氪 質 碩 成 形 以 中 層 物 化 氮 的 份 部 1 少 至 入 混 硪 ; 將層 物 填 地 分 充 以 上 之 層 物 化 氮 化 碩 於 層 物及 化以 氧 ; 層口 一 窗 成一 形第 充 窗 點 接 成 形 並 層 物 化 氤 化 碩 出 露 暴 以 層 物 化 氣 刻 蝕 (請先閲讀背面之注意事項再填寫本頁) r_ 訂 口 端 頂 板 基 體 導 半 中 其 法 方 之 項 2 第 圍 範 利 專 讅 Φ 如 成 形 地 分 充 被 將 層 物 化 氮 及 以 P 窗 之 面 表 含 以 僳 層 物 化 氮 中 其 法 方 之 項 3 _^x 第 圍 範 利 專 請 Φ 如 成 形 而 術 技 積 沈 相 氣 學 化 的 内 於 現 呈 體 氣 磺 烷化 甲氮 為為 體層 氣物 磺化 含氮 中中 其其 9 9 法法 方方 之之 項項 4 2 1X 1* 第第 圍圍 範範 利利 専專 請請 ΦΦ 如如 矽 層 物 化 氣 於 傜 硪 中 其 法 方 之 項 2 IX 圍 範 利 專 請 申 如 層 物 化 氮 入 積 沈 被 而 後 成 形 本紙張尺度逋用中國國家糯♦( CNS ) Α4ΛΙ格(210X297公釐) 43474 3 as Ao B8 C8 D8 六、申請專利範圍 18. 如申謓專利範圍第17項之方法,其中硪像以離子植人 法混入氮化物層。 19. 如申請專利範圍第12項之方法,其中混入氪化物層之 磺的數量傜於由大約1至大約5G%的範圍β 20. 如申請專利範圍第12項之方法,其中氧化物層為二氣 化矽。 21. 如申請專利範圍第12項之方法,其中C4 F8 /Ar化學 物質傺被使用於蝕刻步驟。 22. 如申請專利範圍第12項之方法,其中半導體基板包含 具有至少三層於序列地沈積於其上的矽晶圓,該三層 包括有一多晶矽層、一 WSi層與一閘極帽罩層,而其中 第一窗口將延伸穿過三層以暴露出矽晶圓。 (請先閲讀背面之注$項再填寫本頁) 丨裝. 訂 Γ 經濟部中央揉半局負工消費合作社印*. 本紙張尺度適用中國國家梂準(CNS )八4规格(210X297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380611B1 (en) * 1998-09-03 2002-04-30 Micron Technology, Inc. Treatment for film surface to reduce photo footing
US6251802B1 (en) 1998-10-19 2001-06-26 Micron Technology, Inc. Methods of forming carbon-containing layers
US6093602A (en) * 1999-07-16 2000-07-25 Chartered Semiconductor Manufacturing Company Method to form polycide local interconnects between narrowly-spaced features while eliminating stringers
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
US6486015B1 (en) * 2000-04-25 2002-11-26 Infineon Technologies Ag Low temperature carbon rich oxy-nitride for improved RIE selectivity
US6297168B1 (en) 2000-09-29 2001-10-02 Taiwan Semiconductor Manufacturing Company, Ltd Edge defect inhibited trench etch plasma etch method
US6764929B1 (en) * 2002-05-16 2004-07-20 Advanced Micro Devices, Inc. Method and system for providing a contact hole in a semiconductor device
JP4403824B2 (ja) * 2003-05-26 2010-01-27 東京エレクトロン株式会社 シリコン窒化膜の成膜方法
TWI250579B (en) * 2003-12-22 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device
US8236678B2 (en) * 2008-12-17 2012-08-07 Globalfoundries Singapore Pte. Ltd. Tunable spacers for improved gapfill
US8377786B2 (en) * 2011-02-03 2013-02-19 GlobalFoundries, Inc. Methods for fabricating semiconductor devices
US8772102B2 (en) 2012-04-25 2014-07-08 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques
US8741723B2 (en) 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device
US9773901B1 (en) 2016-10-26 2017-09-26 International Business Machines Corporation Bottom spacer formation for vertical transistor
JP6529956B2 (ja) * 2016-12-28 2019-06-12 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5096842A (en) * 1988-05-16 1992-03-17 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
US5244822A (en) * 1988-05-16 1993-09-14 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
JPH06349788A (ja) * 1993-06-08 1994-12-22 Mitsubishi Electric Corp エッチング方法
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
JP3381125B2 (ja) * 1995-07-18 2003-02-24 ソニー株式会社 エッチング工程を有する半導体装置の製造方法
US5556506A (en) * 1995-12-18 1996-09-17 Motorola, Inc. Method for forming a conductive layer of material on an integrated circuit substrate
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact

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