KR100705850B1 - 자기정렬접촉부에칭을위한산화물대질화물에칭률에대한선택도를위해탄소를질화물층내부에증착시키는방법 - Google Patents

자기정렬접촉부에칭을위한산화물대질화물에칭률에대한선택도를위해탄소를질화물층내부에증착시키는방법 Download PDF

Info

Publication number
KR100705850B1
KR100705850B1 KR1019980039853A KR19980039853A KR100705850B1 KR 100705850 B1 KR100705850 B1 KR 100705850B1 KR 1019980039853 A KR1019980039853 A KR 1019980039853A KR 19980039853 A KR19980039853 A KR 19980039853A KR 100705850 B1 KR100705850 B1 KR 100705850B1
Authority
KR
South Korea
Prior art keywords
nitride layer
layer
carbon
nitride
semiconductor substrate
Prior art date
Application number
KR1019980039853A
Other languages
English (en)
Other versions
KR19990030134A (ko
Inventor
브루노 스풀러
위르겐 비트만
마르틴 굿췌
볼프강 베르크너
마티아스 일크
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990030134A publication Critical patent/KR19990030134A/ko
Application granted granted Critical
Publication of KR100705850B1 publication Critical patent/KR100705850B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/318Inorganic layers composed of nitrides
    • H01L21/3185Inorganic layers composed of nitrides of siliconnitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법에 관한 것이고, 이러한 방법은 반도체 기판상에 질화물층을 형성하는 동안 또는 이후에 탄소가 질화물층과 결합하는 단계를 포함한다.

Description

자기 정렬 접촉부 에칭을 위한 산화물 대 질화물 에칭률에 대한 선택도를 위해 탄소를 질화물층 내부에 증착시키는 방법{DEPOSITION OF CARBON INTO NITRIDE LAYER FOR IMPROVED SELECTIVITY OF OXIDE TO NITRIDE ETCHRATE FOR SELF ALIGNED CONTACT ETCHING}
본 발명은 반도체 소자내에 자기 정렬 접촉부(Self Aligned Contact : SAC)를 형성하는 동안 산화물 대 질화물 에칭률에 대한 원하는 선택도를 제공하기 위한 방법에 관한 것이다. 특히, 산화물 대 질화물 에칭률에 대한 선택도는 에칭 단계이전에 반도체 소자내의 질화물층의 적어도 일부에 탄소를 증착시킴으로써 제공된다.
반도체 소자상에 SAC를 형성하기 위한 에칭은 공지되어 있다. 원하는 SAC를 형성하기 위하여, 산화물 대 질화물 에칭률에 대한 높은 선택도가 요구된다. 적합한 에칭률 선택도가 주어지지 않으면, SAC내에 정확하게 한정된 코너가 형성되지 않아서 반도체 소자가 고장을 일으키거나 및/또는 신뢰성이 없게 된다. 현재, 에칭을 수행하기 위해 C4F8/CO/Ar 화학제를 사용하여 20 : 1의 코너 선택도를 얻는다. 하지만, 에칭 화학제에 CO를 사용하는 것은 예를 들면, 금속 오염과 조작이 용이하지 않다는 등의 여러 단점을 가지고 있다. 불행하게도, 에칭 화학제로부터 CO를 제거하는 것은 낮은 코너 선택도를 야기하고 따라서 불량품이 발생한다.
본 발명의 목적은 상기한 문제점을 해결하여 SAC 에칭동안 CO-함유 화학제를 사용함 없이 산화물 대 질화물 에칭률에 대한 원하는 선택도를 제공하는 것을 목적으로 한다.
반도체 소자내에 SAC를 형성하는 동안 산화물 대 질화물 에칭률에 대한 원하는 선택도를 제공하는 새로운 방법들이 연구되어 왔다. 이러한 방법들은 반도체 기판상에 적어도 하나의 질화물층을 형성하는 단계와 이러한 질화물층 형성 동안 또는 이후에 질화물층의 적어도 일부에 탄소를 결합시키는 단계를 포함한다.
특히, 바람직한 실시예에서, 본 발명에 따른 방법은 제 1 개구부가 형성된 상면을 가지는 반도체 기판을 제공하는 단계, 반도체 기판의 상면의 적어도 일부상에 및 제 1 개구부 내부에 질화물층을 형성하는 단계, 질화물층의 적어도 일부를 탄소와 결합시켜 탄화질화물층을 형성하는 단계, 실질적으로 제 1 개구부를 충전시키도록 탄화질화물층상에 산화물을 형성하는 단계 및 탄화질화물층을 노출시키고 접촉 개구부를 제공하기 위하여 산화물층을 에칭하는 단계를 포함한다.
이하에서 설명될 방법에 따라, 산화물과 질화물층 사이의 계면에서 낮은 한정된 코너를 실질적으로 가지지 않는 구조의 반도체 소자가 제조될 수 있다. 원하는 코너 선택도가 탄화실리콘질화물층을 사용함으로써 CO-함유 에칭 화학제없이 구현된다. 이러한 방법으로, 산화물 대 질화물 에칭률에 대한 선택도가 향상되고 20 : 1 의 코너 선택도가 에칭 화학제내에 CO를 함유함으로써 야기되는 문제점없이 구현될 수 있다.
도 1을 참조하면, 본 발명에 따른 방법은 상면(11)과 이러한 상면내에 형성된 개구부(25)를 가진 반도체기판(10)을 제공하는 단계를 포함한다. 전형적으로, 반도체 기판(10)은 실리콘 웨이퍼(20)와 예를 들면, 실리콘 웨이퍼(20)상에 세 가지 재료로 구성된 층(12, 14, 16)과 같은 하나 또는 그 이상의 재료 층을 포함한다. 여기서 설명될 반도체 기판(10)은 통상적인 반도체 기판이고 예를 들면, 회로와 다른 상호 접속 레벨을 포함한다. 세 가지 재료층(12, 14,16)에 적합한 재료는 당업자에게 공지된 통상적인 재료를 포함할 수 있다. 바람직한 재료로는 재료층(12)에 대해서는 폴리실리콘, 재료층(14)에 대해서는 WSix와 같은 금속 규화물 및 재료층(16)에 대해서는 게이트 캡 Si3N4를 포함하지만 이에 한정되는 것은 아니다. 웨이퍼(20)상에 재료층(12, 14, 16)을 형성하기 위한 기술과 패러미터(즉, 시간, 온도, 두께 등등)는 당업자의 범위에 속한다.
개구부(25)가 당업자에게 공지된 기술로 반도체 기판(10)내에 형성된다. 예를 들면, 레지스트층(도시 안됨)이 소자(20)의 상면(11)에 제공될 수 있다. 레지스트층은 패턴화되고 종래의 포토리소그래피 기술에 의해 현상된다. 다음으로 개구부(25)를 형성하기 위하여 예를 들면, 반응성 이온 에칭과 같은 적합한 이방성 에칭 기술을 사용하여 에칭된다. 각각의 개구부(25)의 원하는 폭은 일반적으로 주어진 도전체 즉, 이하에서 설명될 바와 같은 SAC에서 사용될 도전체 재료에서의 전류-수송에 필요한 조건에 따라 변한다. 바람직한 각각의 개구부(25)의 폭은 대략 0.5 내지 0.05㎛, 더욱 바람직하게는 대략 0.2 내지 0.10㎛ 범위이다.
개구부(25)를 형성한 이후에, 예를 들면, Si3N4인 질화물층이 각각의 개구부(25) 내부의 반도체 기판(10) 표면상에 및 소자(10)의 상면(11) 상부에 바람직하게 형성된다. 질화물층(22)은 일반적으로 대략 0.05 내지 0.02㎛, 바람직하게는 대략 0.03 내지 0.02㎛ 범위의 두께를 가진다. 질화물층(22)은 예를 들면, 저압 화학 기상 증착과 같은 공지된 통상적인 방법으로 형성될 수 있다.
탄소는 바람직하게는 질화물층(22)의 적어도 일부와 결합하여 도 2에 도시된 바와 같은 탄화질화물층(22a)을 형성한다. 질화물층(22)과 탄소의 결합은 실질적으로 다음의 에칭 공정에서의 질화물 에칭률을 감소시키고 따라서 재료층(16)을 보호하고, 이에 의해 원하는 뾰족한 코너(26)를 유지하게 된다.
탄소는 적합한 기술을 사용하여 질화물층(22)과 결합할 수 있다. 예를 들면, 탄소는 층(22)이 증착하는 동안 층(22)과 결합할 수 있다. 질화물층(22)이 형성되는 동안 탄소를 첨가하기 위하여, 예를 들면, 메탄 또는 다른 탄화수소와 같은탄소-함유 기체가 Si3N4의 화학 기상 증착 동안 사용된 기체내에 포함될 수 있다. 사용된 탄화수소의 농도는 선택된 특정 탄화수소 기체, 결합될 탄소의 양 및 층(22)의 혼합과 두께를 포함하는 많은 요인에 의존한다. 탄소-함유 기체로서 메탄을 함유하는 기체 혼합물을 사용하여 증착된 Si3N4층에 대하여, 메탄 기체의 농도는 질소와 메탄 기체의 총성분에 기초한 대략 1중량% 내지 50중량%, 바람직하게는 대략 10중량% 내지 30중량% 범위이다. 탄화질화물층(22a)과 결합된 탄소의 양은 일반적으로 대략 1% 내지 50%, 바람직하게는 대략 10% 내지 30% 범위이다.
층(22)이 예를 들면, 이온 주입과 같은 적합한 기술을 사용하여 증착된 이후에 탄소가 층(22)에 결합되는 것이 바람직하다. 전형적으로, 이온 주입은 예를 들면, 이온 시드로서 탄소를 사용하여 수행된다. 이온 주입 동안 이온을 가속하기 위하여, 가속 전압이 이온을 질화물층(22)에 방사(bombard)하기 위하여 사용된다. 이온 주입은 일반적으로 대략 1E13 내지 1E16의 양으로 대략 1kv 내지 25kv의 가속 전압에서 수행된다. 원한다면, 탄소는 예를 들면, 질화물층(22) 상부에 마스크를 제공하고, 포토리소그래피를 사용하고, 반응성 이온 에칭과 같은 적합한 이방성 에칭 기술을 사용한 후에 이온 주입함으로써 질화물층(22)의 일부에만 주입될 수 있다.
탄화질화물층(22a)을 형성한 이후에, 산화물층(30)이 탄화질화물층(22a) 표면상에 형성된다(도 3을 참조). 산화물층(30)의 두께는 대략 0.4 내지 1㎛ 범위이다. 사용된 산화물층(30)은 당업자에게 공지된 적합한 산화물 재료를 포함한다. 여기서 사용된 바람직한 산화물 재료는 실리콘 이산화물이다. 산화물층(30)은 예를 들면, 플라즈마 강화 화학 기상 증착과 같은 공지된 통상적인 방법으로 형성될 수 있다. 당업자라면, 예를 들면, APEX와 같은 추가층이 산화물층(30)의 상면상에 선택적으로 형성될 수 있음을 알 수 있을 것이다.
도 4를 참조하면, 일단 산화물층(30)이 탄화질화물층(22a)의 상면상에 형성되고 나면, 접촉 개구부(27)가 에칭에 의해 산화물층(30)내에 (또는 산화물층(30)의 상면상에 선택적으로 형성된 추가층상에) 형성된다. 당업자라면 알 수 있듯이, 포토리소그래피와 에칭을 이용하여, 접촉 개구부(27)는 산화물층(30)상에 마스크를 제공함으로써 패턴화되거나 또는 다른 층을 산화물층(30)의 상면상에 형성한다. SAC 에칭에 사용된 에천트는 일반적으로 당업자에게 공지된 C4F8/Ar 화학제일 수 있지만, Si3N4를 에칭하기에 적합한 에칭 화학제 및/또는 원하는 선택도를 제공하는 산화물층을 사용할 수도 있다.
상술한 바와 같이, 질화물층(22)내에 탄소를 주입함으로써 질화물 에칭률은 실질적으로 감소하여 산화물층(30)이 탄화질화물층(22a)의 에칭률보다 더 큰 에칭률을 가지도록 한다. 접촉 개구부(27)를 형성하기 위하여 에칭이 수행될 때, 산화물 대 질화물 에칭률에 대한 선택도는 일반적으로 대략 5 내지 30, 바람직하게는 대략 10 내지 20, 더욱 바람직하게는 대략 10 내지 15의 비를 가진다. 따라서, 대략 5 내지 20, 바람직하게는 대략 10 내지 15의 코너 선택도를 구현할 수 있다. 이러한 코너 선택도의 구현은 뾰족한 코너(26)가 SAC 에칭 이후에 산화물층(30)과 탄화질화물층(22a) 사이의 계면에서 바람직하게 형성되어 유지되도록 한다. 뾰족한 코너(26)로부터 얻어지는 장점은 탄화질화물층(22a)이 개구부(27)가 도전체 재료(예를 들면, W, Al, Cu 또는 이들을 혼합물)로 순차적으로 충전될 때 예를 들면, 게이트 캡 Si3NX인 재료층이 단락되는 것을 방지하여 결국에는 이들을 통해 전류가 흐를 수 있도록 하는 것이다.
비록 본 발명이 특정 실시예를 통해 설명되었지만, 당업자라면 많은 변화와 변경이 가능하다는 것을 이상의 설명을 통해 알 수 있을 것이다. 본 발명이 정신과 범위에서 벗어나지 않는 여러 변화가 가능하다.
본 발명에 따르면, SAC 에칭동안 CO-함유 화학제를 사용하지 않고도 산화물 대 질화물 에칭률에 대한 원하는 선택도를 얻을 있다.
도 1은 상부에 개구부와 실리콘 질화물층을 가지는 반도체 기판의 개략 단면도이다.
도 2는 질화물층과 결합된 탄소를 도시하는 도 1의 개략 단면도이다.
도 3은 탄화질화물층상에 형성된 산화물층을 도시하는 도 1의 개략 단면도이다.
도 4는 에칭된 접촉 개구부를 도시하는 도 1의 개략 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
12 : 폴리실리콘 14 : 금속 규화물
16 : 게이트 캡 Si3N4 20 : 웨이퍼
22 : 질화물 22a : 탄화질화물층

Claims (21)

  1. 반도체 기판 - 상기 반도체 기판의 상면에는 내부에 개구부가 형성됨 - 을 제공하는 단계;
    상기 상면의 적어도 일부와 상기 개구부의 내부에 질화물층을 형성하는 단계; 및
    상기 질화물층의 적어도 일부에 탄소를 포함시켜 탄화질화물층을 형성하는 단계를 포함하며,
    상기 질화물층에 포함되는 탄소의 양은 대략 1 내지 50% 범위인, 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판의 상면내의 개구부와 상기 질화물층은 실질적으로 뾰족한 코너를 유지하면서 형성되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  3. 제 2 항에 있어서, 상기 질화물층은 탄소-함유 기체 하에서 화학적 기상 증착에 의해 형성되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  4. 제 3 항에 있어서, 상기 탄소-함유 기체는 메탄인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  5. 제 1 항에 있어서, 상기 질화물층은 실리콘 질화물인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  6. 제 1 항에 있어서, 상기 탄소는 상기 질화물층 형성 이후에 상기 질화물층에 증착되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  7. 제 6 항에 있어서, 상기 탄소는 이온 주입을 사용하여 상기 질화물층에 포함되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 탄화질화물층상에 산화물층을 형성하는 단계; 및
    상기 산화물층을 에칭하여 접촉 개구부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자내에 자기 정렬접촉부를 형성하는 방법.
  9. 제 8항에 있어서, 상기 산화물층은 실리콘 이산화물인 것을 특징으로 하는 반도체 소자내에 자기 정렬접촉부를 형성하는 방법.
  10. 제 8항에 있어서, 상기 에칭 단계에서 C4F8/Ar 화학제가 사용되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  11. 반도체 기판 - 상기 반도체 기판의 상면에는 내부에 제 1 개구부가 형성됨 - 을 제공하는 단계;
    상기 반도체 기판의 상면의 적어도 일부 및 상기 제 1 개구부의 내부에 질화물층을 형성하는 단계;
    상기 질화물층의 적어도 일부에 탄소를 포함시켜 탄화질화물층을 형성하는 단계;
    상기 탄화질화물층상에 산화물층을 형성하여 상기 제 1 개구부를 충전하는 단계; 및
    상기 탄화질화물층을 노출시키고 접촉 개구부를 형성하도록 상기 산화물층을 에칭하는 단계
    를 포함하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  12. 제 11 항에 있어서, 상기 반도체 기판의 상면내의 개구부와 상기 질화물층은 실질적으로 뾰족한 코너를 유지하면서 형성되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  13. 제 12 항에 있어서, 상기 질화물층은 탄소-함유 기체 하에서 화학 기상 증착에 의해 형성되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  14. 제 13 항에 있어서, 상기 탄소-함유 기체는 메탄인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  15. 제 11 항에 있어서, 상기 질화물층은 실리콘 질화물인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  16. 제 11 항에 있어서, 상기 탄소는 상기 질화물층 형성 이후에 상기 질화물층에 증착되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  17. 제 16 항에 있어서, 상기 탄소는 이온 주입을 사용하여 상기 질화물층에 포함되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  18. 제 11 항에 있어서, 상기 질화물층에 포함되는 탄소의 양은 대략 1 내지 50% 범위인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  19. 제 11 항에 있어서, 상기 산화물층은 실리콘 이산화물인 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  20. 제 20 항에 있어서, 상기 에칭 단계에서 C4F8/Ar 화학제가 사용되는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
  21. 제 11 항에 있어서, 상기 반도체 기판은 폴리실리콘층, WSi층 및 게이트 캡 Si3N4층으로 구성된 적어도 세 개의 층이 그 상부에 순차적으로 증착된 실리콘 웨이퍼를 포함하며, 상기 제 1 개구부는 상기 세 개의 층을 통해 연장하여 상기 실리콘 웨이퍼를 노출시키는 것을 특징으로 하는 반도체 소자내에 자기 정렬 접촉부를 형성하는 방법.
KR1019980039853A 1997-09-29 1998-09-25 자기정렬접촉부에칭을위한산화물대질화물에칭률에대한선택도를위해탄소를질화물층내부에증착시키는방법 KR100705850B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/939,148 US5935873A (en) 1997-09-29 1997-09-29 Deposition of carbon into nitride layer for improved selectivity of oxide to nitride etchrate for self aligned contact etching
US08/939,148 1997-09-29
US8/939,148 1997-09-29

Publications (2)

Publication Number Publication Date
KR19990030134A KR19990030134A (ko) 1999-04-26
KR100705850B1 true KR100705850B1 (ko) 2007-08-16

Family

ID=25472623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039853A KR100705850B1 (ko) 1997-09-29 1998-09-25 자기정렬접촉부에칭을위한산화물대질화물에칭률에대한선택도를위해탄소를질화물층내부에증착시키는방법

Country Status (6)

Country Link
US (1) US5935873A (ko)
EP (1) EP0908941B1 (ko)
JP (1) JPH11162952A (ko)
KR (1) KR100705850B1 (ko)
CN (1) CN1161829C (ko)
TW (1) TW434743B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380611B1 (en) * 1998-09-03 2002-04-30 Micron Technology, Inc. Treatment for film surface to reduce photo footing
US6251802B1 (en) 1998-10-19 2001-06-26 Micron Technology, Inc. Methods of forming carbon-containing layers
US6093602A (en) * 1999-07-16 2000-07-25 Chartered Semiconductor Manufacturing Company Method to form polycide local interconnects between narrowly-spaced features while eliminating stringers
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
US6486015B1 (en) * 2000-04-25 2002-11-26 Infineon Technologies Ag Low temperature carbon rich oxy-nitride for improved RIE selectivity
US6297168B1 (en) 2000-09-29 2001-10-02 Taiwan Semiconductor Manufacturing Company, Ltd Edge defect inhibited trench etch plasma etch method
US6764929B1 (en) * 2002-05-16 2004-07-20 Advanced Micro Devices, Inc. Method and system for providing a contact hole in a semiconductor device
JP4403824B2 (ja) * 2003-05-26 2010-01-27 東京エレクトロン株式会社 シリコン窒化膜の成膜方法
TWI250579B (en) * 2003-12-22 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device
US8236678B2 (en) * 2008-12-17 2012-08-07 Globalfoundries Singapore Pte. Ltd. Tunable spacers for improved gapfill
US8377786B2 (en) * 2011-02-03 2013-02-19 GlobalFoundries, Inc. Methods for fabricating semiconductor devices
US8741723B2 (en) 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device
US8772102B2 (en) 2012-04-25 2014-07-08 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques
US9773901B1 (en) 2016-10-26 2017-09-26 International Business Machines Corporation Bottom spacer formation for vertical transistor
JP6529956B2 (ja) * 2016-12-28 2019-06-12 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349788A (ja) * 1993-06-08 1994-12-22 Mitsubishi Electric Corp エッチング方法
JPH0936087A (ja) * 1995-07-18 1997-02-07 Sony Corp エッチング方法及び該エッチング方法を用いた半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244822A (en) * 1988-05-16 1993-09-14 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
US5096842A (en) * 1988-05-16 1992-03-17 Kabushiki Kaisha Toshiba Method of fabricating bipolar transistor using self-aligned polysilicon technology
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
US5556506A (en) * 1995-12-18 1996-09-17 Motorola, Inc. Method for forming a conductive layer of material on an integrated circuit substrate
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349788A (ja) * 1993-06-08 1994-12-22 Mitsubishi Electric Corp エッチング方法
JPH0936087A (ja) * 1995-07-18 1997-02-07 Sony Corp エッチング方法及び該エッチング方法を用いた半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
06349788
09036087

Also Published As

Publication number Publication date
US5935873A (en) 1999-08-10
CN1161829C (zh) 2004-08-11
TW434743B (en) 2001-05-16
KR19990030134A (ko) 1999-04-26
JPH11162952A (ja) 1999-06-18
EP0908941A3 (en) 2004-02-11
EP0908941A2 (en) 1999-04-14
EP0908941B1 (en) 2013-04-10
CN1214538A (zh) 1999-04-21

Similar Documents

Publication Publication Date Title
KR100705850B1 (ko) 자기정렬접촉부에칭을위한산화물대질화물에칭률에대한선택도를위해탄소를질화물층내부에증착시키는방법
US6884736B2 (en) Method of forming contact plug on silicide structure
JPH0729854A (ja) 半導体装置の製造方法
US6111319A (en) Method of forming submicron contacts and vias in an integrated circuit
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
US6054377A (en) Method for forming an inlaid via in a semiconductor device
JPH08335634A (ja) 半導体装置の製造方法
US7425512B2 (en) Method for etching a substrate and a device formed using the method
US7723229B2 (en) Process of forming a self-aligned contact in a semiconductor device
US7339253B2 (en) Retrograde trench isolation structures
US9305798B2 (en) Device and method for stopping etching process
US7605445B2 (en) Sealed nitride layer for integrated circuits
US6576957B2 (en) Etch-stopped SOI back-gate contact
JPH09321024A (ja) 半導体装置の製造方法
US5972749A (en) Method for preventing P1 punchthrough
JP3716523B2 (ja) 半導体装置の製造方法
US6284645B1 (en) Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process
KR100312655B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100338605B1 (ko) 반도체디바이스의콘택홀형성방법
KR100499622B1 (ko) 반도체소자의셀투사형마스크제조방법
JPH01117342A (ja) コンタクトホールの形成方法
KR100587059B1 (ko) 다마신공정을 이용한 게이트 형성방법
JPH06124944A (ja) 半導体装置
EP0997929A1 (en) Plasma etching of polymer materials
KR20040003474A (ko) 반도체소자의 콘택형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee