TW419785B - Method and apparatus for forming very small scale metal interconnect on semiconductor substrates - Google Patents

Method and apparatus for forming very small scale metal interconnect on semiconductor substrates Download PDF

Info

Publication number
TW419785B
TW419785B TW85114824A TW85114824A TW419785B TW 419785 B TW419785 B TW 419785B TW 85114824 A TW85114824 A TW 85114824A TW 85114824 A TW85114824 A TW 85114824A TW 419785 B TW419785 B TW 419785B
Authority
TW
Taiwan
Prior art keywords
layer
barrier layer
scope
station
patent application
Prior art date
Application number
TW85114824A
Other languages
English (en)
Inventor
Lai-Ju Chen
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW85114824A priority Critical patent/TW419785B/zh
Priority to JP10804497A priority patent/JPH10163208A/ja
Application granted granted Critical
Publication of TW419785B publication Critical patent/TW419785B/zh

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Drying Of Semiconductors (AREA)

Description

經濟部中央標準局員工消費合作社印裝 419765 A7 _B7 五、發明説明(I ) 發明背景 .1.發明範疇 本發明是關於半導體積體電路元件的微極小化,特別是針對組裝半導體元 件的高密度金屬連結的組裝裝置及方法。 2.相關技術 積體電路線路的複雜度逐年大幅提高,尤其是在記億體、微控器、以及微 電腦的應用上,對於微極小化,更快的切換速度,更小的體積,以及更低成本 的半導體元件的需求更甚。 元件的微極小化雖然改善了元件的效率,提高了包裝的密度,並降低了單 位成本,但同時也降低了元件的良率以及可靠度,使元件間金屬連結的效率變 差,並降低了元件對雜訊的承受度。 爲達到不斷微極小化的需求,設計人員必須訴諸於更多的金屬層以使用不 隨微細化之A1線,更多層次的金屬連結,以及全面性的平坦化。另外一種作法 是改變金屬層爲Cu,或使用介電質較低的絕緣材料。 由於Οι的阻抗較低,且對高密度電流的傳導具高可靠度的特性,因此Cu 長久以來被視爲可取代A1及A1合金的金屬連結材質。但使用Cu也會產生許多 問題,譬如Cu可能會擴散至半導體基底,Cu對各種絕緣層的附著力較低,以 及Cu沉積層本質上即較不易作光罩以及触刻出複雜的電路結構。 S, Lakshminarayanan 等人發表的論文 ual Damascene Copper Metallization
Process Using Chemical-Mechanical Polishing A描述了利用 Cu 灘鍍沉積技術將
Cu沉積於氧化層的溝槽內,以形成Cu金屬連結系統。多餘的Cu是利用化學 /機械磨光法磨除,其餘的Cu則留在溝槽內》S. Lakshminarayanan等人所描述 的這個製程包含許多必須在一乾燥且十分潔淨的環境下執行的製程步驟,以及 在一潮濕且「骯髒」的環境下執行的製程步驟,如磨光步黥。每一次晶片要由 潮濕的環境轉換至乾燥的環境,不僅要耗費許多時間,而且還必須執行昂貴的 淸洗及乾燥作業。上述的製程稱之爲一鑲嵌(Damascene)製程,需要許多上述由 本紙張尺度逋用中國國家標準(CNS > A4規格(210X297公釐) —3一 ¾------ΐτ-----—0 (請先閱讀背面之注意事項再填寫本頁) A7 419 785 ___B7_ 五、發明説明(>) 乾至濕的作業環境的轉換。這樣的轉換不僅會提高成本而且會降低良率。 ' 至於Cu擴散至半導體材料的問題則可利用各種障礙層來避免。障礙層也會 增加Cu對其他各種介電材料的附著力。Dubin等人於1995年6月27 ~ 29曰的 1995 VMIC 會議上發表的論文 elective and Blanket Electroless Cu Plating Initiated By Contact FHling Al"5 ISMIC pages 315 ~ 324,建議利用無電極電鍍 技術來定義出金屬圖案。另外,Cecilia Y. Mak發表於MRS Bulletin, Aug. 1994, pages 55 ~ 62 的論文,lectroless Copper Deposition on Metals and Metal Silicides *也描述了半導體的無電極Cu沉積。 利用無電極金屬電鍍以形成半導體的金屬連結結構必須合倂電極金屬電鍍 及無電極電鍍所必須的習知的乾燥以及潮溼的半導體組裝技術。但是這兩種技 術性質迥異,對環境的需求大不相同。因此要將兩者合倂於同一個半導體生產 線上,不僅困難而且昂貴。由一溼式製程技術轉換至一乾式製程技術前,譬如 機械磨光或電鍍等技術,必須先將晶片仔細淸洗再加以乾燥。這種製程步驟不 僅費時而且昂貴,因此應該儘量加以限制。 發明目的 本發明的目的是要提供一個在半導體基底上形成微極小化的Cu金屬連結的 方法。該方法將溼式製程轉換至乾式製程的次數限制到最小。 本發明的另外一個目的是要提供一個自給式的艙室,該艙室內包含了將無 電極電鑛及電鍍技術與機械/化學磨光法及其他相關製程合倂,以形成Cu金屬 連結所必須之組裝元件° 本發明的另外一個目的是要提供一個艙室及半導體組裝元件,以便能在習 知的生產線上利用無電極電鍍及電鍍形成Cu金屬連結,而其餘的組裝步驟則必 須是在一乾燥且潔淨的環境裡進行° 本紙張尺度適用中國國家標準(CNS ) A4规格(2丨0 X 297公釐) -4 ^------#----- (請先閲讀背面之注意事項再填莴本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印策 4)9785 Μ __Β7_ 五、發明説明(3 ) 本發明的另外一個目的是要提供一個方法及一個組裝單元,以便能實施Cu .電鍍及沉積層的平坦化,並能減少其中環境變化的需求》 根據上述目的,本發明揭露了一個形成Cu金屬連結的改良方法。在利用習 知的技術形成基底內部的元件結構之後,在基底表面形成第一介電層。接下來 沉積一層光阻,並將光阻曝光、顯像以定義出一層金屬連結。然後在第一介電 層触刻出溝槽,並除去光阻。對於尺寸十分小的金屬連結線來說,上述這些製 程都必須在一個十分潔淨且乾燥的環境下進行。在將一障礙層沉積於基底表面 及溝槽裡後,將一層Cu平鋪於基底表面,並磨光Cu層以暴露出障礙層。接下 來將暴露的障礙層蝕刻掉,並磨光Cu層,使Cu層與基底表面平坦一致。然後 利用無電極電鍍技術,選擇性的沉積第二障礙層於Cu層之上。此時必須先將基 底淸洗乾淨並予以乾燥,然後才能沉積第二介電層。重覆上述的製程步驟以便 形成進一步的金屬連結層。 本發明同時掲露了一個合倂於半導體生產線的自給式的單元,用來組裝Cu 金屬連結。這個單元包含一個封閉式的艙室,將半導體晶片置入該封閉式艙室 的工作站,自封閉式艙室取出半導體晶片工作站,一個Cu電鍍裝置,一個在封 閉式艙室內作無電極電鍍的電鍍槽,在封閉式艙室內使用的主要及次要磨光裝 置’在封閉式艙室內移動晶片用的自動化索引裝置,以及一個自動操作封閉式 艙室內各個設備的裝置。 圖式說_ 圖1爲本發明的組襄單元的示意圖。 圖2爲適用於本發明的各種裝置,這些裝置集結的俯視圖。 圖3爲適用於本發明的機械磨光裝置的上視圖。 圖4a〜4e爲一連串的剖面圖’說明本發明的組裝單元的作業性質。 本紙張尺度適用中國(CNS) A4规格(210x297公着)~ ,t一 — 裝訂-----~線 (請先閲請背面之注意事項再填寫本頁) 419785 經濟部中央標準局員工消費合作社印製 A7 _______B7 五、發明説明(4·) 圖5爲一方塊圖,說明本發明一連串的製程步驟。 ’ 圖6所示爲沉積Cu所使用之電鑛裝置。 較佳實施例 請參考附圖。附圖顯示利用本發明較佳實施例的組裝單元應用於一半導體 基底時,本發明的各個製程步驟。圖5顯示本發明的製程步驟。其中方塊1〇1 顯示在一內含元件結構的半導體基底表面形成—介電層。此一介電層是在一非 常潔淨的環境下,通常是Class 1的環境,利用習知的技術形成的。半導體基底 的內含元件結構包括雜質區域’凹下的氧化絕緣層,電晶體,電阻等等。這些 元件都是習知的,因此並不屬於本發明的一部份。方塊1〇2顯示在基底上沉積 一層光阻層,並對此光阻層曝光、顯影’以定義出金屬圖案。方塊103顯示利 用習知的乾触刻技術,如電漿蝕刻,蝕刻掉基底上暴露出來的區域。方塊102 及方塊1〇3的製程步驟可加以重覆,以便在基底上或金屬層間形成介層孔。方 塊104顯示光罩已被除去。方塊105顯示在基底表面,低陸處或溝槽裡沉積一 厚度約僅100 nm的障礙層。典型的障礙層爲TiW,但也可以是其他習知的材 質》沉積障礙層也是在一非常潔淨的環境下進行。方塊106顯示在基底表面及 溝槽裡,或低陷處沉積一較厚的Cu層,厚度約爲2 μιη。這樣的厚度足以塡滿 溝槽’使溝槽達到基底表面的高度。Cu層的沉積也可以改用習知的無電極電鍍 技術。如採用無電極電鍍,則必須使用習知的Pd,Pt,或其他活化劑來活化障 礙層。方塊1〇7顯示利用機械磨光將Cu層磨光至障礙層的高度。方塊108顯示 利用一溼蝕刻劑將第一障礙層暴露的部份蝕刻掉。方塊109顯示利用無電極電 鍍選擇性地將第二障礙層沉積至CU線上。方塊106至1〇9都是屬於溼式製程步 驟,可以在比較不嚴苛的環境下進行,通常是Class 1000的環境。方塊no顯 示將基底淸潔乾淨並加以乾燥,以準備讓晶片重新回到十分潔淨的作業環境。 方塊111顯示將第二介電層沉積於基底上,並重覆上述的製程步驟以形成另一 個金屬層。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) —心 ,) 种衣1T-----_·^ * _ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 41 9785 A7 ______B7 五、發明説明(y) 圖4a〜4e說明了應用本發明的組裝單元及方法,一個半導體基底在各個製 .程階段的狀況。本發明的自給式單元其設計是要能執行Cu沉積,並使其在一半 導體元件上成形,形成金屬連結。這其中牽涉到好幾個製程步驟。一般說來, 半導體元件是在一習知的生產線上組裝完成,已具備了各種介電絕緣區,並已 完成了必要的離子植入步驟,以便使該已具備元件的基底可以接受產生金屬連 結系統的製程步驟。在習知的生產線,金屬連結的製程步驟是在非常乾燥且潔 淨的環境下進行,通常是在一 Class 1的潔淨室裡。這樣的環境不易建立,而且 不易維持,但卻是組裝現代極端微極小化的元件結構所必須的。本發明的組裝 單元將組裝金屬連結的一連串步驟集合在一自給式的封閉環境裡,且對潔淨度 的要求較不嚴苛’通常是在一 Class 1000的潔淨室即可。而組裝金屬連結系統 時環境轉換的次數也大幅的減少。這不僅可以降低組裝的成本、時間,還可以 提高產品的良率。在本發明的製程裡,基底在完成第一障礙層的沉積後,即圖 5的方塊105 ’轉換至一潮溼且較不嚴苛的環境,繼續圖5的方塊106至方塊 109的作業。如採用習知的技術,同樣的作業需要好幾次的環境轉換。 請參考圖4a ~ 4e »圖4a ~如一連串的剖面圖說明了應用本發明的較佳製程 實施例,金屬連結結構在各個階段的情況。圖4a顯示一基底(10)上有一些定義 金屬連結結構的下陷(I2)。基底(10)將會有習知的基體電路結構內建於其中, 如絕緣結構,P/N接面,以及形成記憶元的攙雜區,切換電路等。較低層的下 陷(12a)可透過一介電層定義出介層孔,介層孔用來作爲不同元件區域間的接觸 處。在基底上一介電層裡所形成的下陷(I2b)定義出金屬連結的佈局。下陷(12a) 及(12b)是在進入本發明的單元之前,利用習知的組裝技術,在一非常潔淨的環 境下完成的。圖4b顯示利用CVD或電漿沉積在基底上沉積了一障礙層或附著 層(14) »障礙層或附著層的材質最好是TiW ^ 圖4c顯示利用電鍍或無電極電鍍技術在障礙層(14)上沉積了厚厚的一層 Cu。Cu層(16)的厚度須足以完全塡滿基底上的溝槽。這個步驟是在一潮溼的 環境裡進行的。圖4d顯示藉著將Cu層(16)磨光至障礙層(14)的高度,留下部 本紙浪尺度適用中國國家標準{ CNS ) A4規格(2丨0 X 297公釐) '7- ~,^iT-----* 線’ - . (請先閱讀背面之注意事項再填寫本頁) 419T85 A7 鄭 ::;Ί A 7 Β7 經濟部尹央標荜局員工消費合作杜印装 五、發明説明(厶) 份的Cu (16a)在溝槽裡’基底的表®已被平坦化a 圖4e顯示利甩溼蝕刻’選擇住地除去障礙層(14)暴露的部份。藉著除去 Cu突出的部份’可以將基底的表面平坦化3接下來選擇性地沉積—薄的第二障 礙層(18)至Cu圖案表面*重覆這個製程可以在上面形成另一個金屬層。
Cu層(16)的平坦化是利兩圖3的磨光裝置(20)所完成的》磨光裝置(2〇) 包含一個旋轉平台(22) ’平台表面上有一磨光墊(24) a —個可旋轉的晶片承載 裝置(26)架設在平台(22)之上。基底(10)則是固定在晶片承載裝置(26)的下 方,與磨光墊(24)相接觸*還有一個適吊的裝置(28)將磨光溶液注入旋轉的磨 光墊(24)上。 圖1所示爲本發明的組裝單元的一般結構示意圖°單元(3〇)有一容納相關 設備的艙室(32) »在艙室裡,空氣潔淨度的要求並不像習知的生產線那麼高》 —般來說,Class 1000的潔淨室就可以了。 .輸入及輸出工作站〇4)是用來將晶片放入艙室(32),或自艙室(32)取忠》 艙室(32)裡還有一個無電極TiW沉積工作站,以及一個電鍍或無電極電鍍cu 沉積工作站(3S)。這些工作站就是典型的裝滿了電鍍液的電鍍槽,以及一個支 撐晶片的機械裝置》艙室(32)裡最好還有一個金屬淸洗槽(4〇),以及—個淸洗 站。艙室(32)裡的主要磨光裝置(〇的細部顯示在圖3 »這個磨光裝置利用習 知的磨光墊及磨光溶液將Cu層的主要部份磨除。最好還有一次要磨光裝置,用 來去除_#0)表面的磨光溶液。次要磨光裝置一般只須使周去離子水,再加 上—^ _嘗|^滑的膏劑卽可。it室P2)裡還包括一個磨光溶液/電解液的供應 系統财^個自動索引裝置3自動索引裝置(46)闬來將基底移進或移出繪室 (32)。好還有—個移位裝置(48) ’安置於相鄰的主要磨光裝置(42)與次 要磨光裝叠(44)之間,以及一個噴射水柱淸潔裝置》 圖2所示的單元(3〇)爲一較佳實施例。單元(3〇)有一個艙室(32) 本紙張尺度適用中国) Λ4現格(2|〇χ 297公釐)~~ -個主 H - ------- ---- 1^1 m I Γ .1 {請先閱請背面之注意事項再填寫本頁) A1 97 65 A 7 B7 五、發明説明( (請先間讀背面之注意事項再填寫本頁) 要磨光裝置(42) ’ 一個次要磨光裝置(44),一個具電鍵槽(36)及(38)的電鍍站 (60)、一個裝卸站(34)、一個噴射水柱淸潔站(50)、一個具水槽(4〇)的淸潔站 (62),以及一個索引器(46)。這個裝置還包括一個無電極的障礙層電鍍裝置,以 及一個障礙層蝕刻槽。 圖6所示爲一在基底上電鍍Cu的電鍍裝置(60)。裝置(60)包含一個電鍍 溶液槽(72),及循環電鍍溶液的幫浦(74),一個用來維持恆溫的熱交換器 (76),以及一個過濾器(78)。一個內部的調節板(80),以便將電鍍溶液導引至電 極(82)上之晶片(1〇)。電極(82)是在調節板(80)之上。馬達(84)旋轉電極 (82)。第二個電極(86)是在溶液槽(72)裡,並由電源供應器(88)供應電源。 另一種方式是將Cu利用無電極沉積,沉積於已活化的第一障礙層(14) 上。障礙層的活化可以在一非常潔淨的環境裡進行。無電極沉積方法會由電解 液在基底上形成一薄膜,無須外加電壓。沉積是由金屬離子、還原劑、電解液 裡的絡合劑、以及催化表面上的pH値調整劑間的電化學反應所引起的。無電 極金屬沉積製程可分爲二個步驟:催化表面上還原劑的陽極氧化,以及金屬離 子的陰極還原》催化物質在無電極沉積製程的作用爲提供還原劑的催化氧化, 並作爲導通物質,以便讓電子由產生陽極氧化的表面傳導至金屬離子的陰極還 原的表面。TiW的無電極沉積已廣爲人知,故在此不多加討論其細節。 經濟部中央標準局員工消费合作社印製 在不悖離本發明的的範籌及精神,單元(30)可作各種形式的修改。一般來 說,單元(30)內主要是溼沉積及平坦化裝置,以及支援此二裝置之設備’如淸 潔及蝕刻設備。部份裝置可以被取代,譬如用習知的電鍍裝置來取代無電極電 鍍裝置。 ' 上述說明僅爲範例,而非發明範圍。揭露本發明之較佳實施例’目的在協 助本行技藝之人實施本發明。任何變化或修改,如不悖離本發明之範疇及精 神,仍屬本發明之申請專利範圍。 t紙張尺度適用中國國家橾準(CNS ) A4規格(2丨0X297公釐) 五、發明説明(》 A7 B7 巧年.厶a丨’;.正補充 圖觀明 10基底(晶片)12,12a,12b下陷14障礙層16,16aCu層 20磨光裝置22旋轉平台24磨光墊26晶片承載裝置28適用的裝置 30單元32艙室34輸入及輸出工作室 36電渡槽38電鍍或無電極電鍍Cu,TiW沉積工作站 40水槽(金屬淸洗槽)42主要磨光裝置44次要磨光裝置 46自動索引裝置(索引器)47磨光溶液/電解液供應系統48移位裝置 50噴射水柱淸潔站 60電鍍站C電鑛裝置)62淸潔站 72電鍍溶液槽74幫浦’76熱交換器78過濾器 80調節ί 第二電極88電源供應器 _ 式 訂 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作·杜印製 本紙張尺度逋用中國國家榡準(CNTS ) Α4規格(210X29*7公釐) 〜q — |

Claims (1)

  1. 419785 Λ8 BS C8 D8 \d^rn\ ,修正1補充 經濟部中夬標準局貝工消f合作社印製 、申請專利範圍 宇_請專利脑圇 L 一種自給式的組裝單元,用來在一半導體元件上彤成Cu金屬連結,該單元 包括: ~個封閉的艙室: 一個輸入站,用來將欲處理之半導體晶片置入上述之艙室; ~個輸出站,用來將已處理過之半導體晶片取出上述之贈室: 一個Cu電鍍裝置轱,位於上述艙室裡; —個金屬障羅的鱗極電鍍裝置站; —個主要磨光裝置; —個次要磨光裝置; —個於上述艙室內的自動化指示裝置,用來將欲處理之半導體晶片自上述 輸入站移入,經過上述Cu電鍍站,上述主要磨光裝置站,上述障礙層金屬蝕刻 站,移至上述輸出站,以便將晶片移出上述艙室,到需要較高潔淨環境需求的 相關半導體組裝裝置,作進一步的處理。 2. 如申請專利範圍第1項之自給式的組裝單元,其中上述艙室裡進一步包含一晶片 淸潔站|上述自動化指示裝置也能將欲處裡之晶片送至上述晶片淸潔站。 3. 如申請專利範圍第1項之自給式的組裝單元,其中上述主要齊光裝置包含: 一旋轉平台, —磨光盤位於上述平台之上, —個將磨光液注入上述平台之裝置, 本紙张尺度適用中國國家標华(CNS ) Λ4現格(210Χ297公釐} -/0 I--------^------ΪΤ------4 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央搮準局貞工消资合作社印製 Λ8 BS CS D8 申請專利範圍 —個旋轉的承載器,位於上述平台上方,以便固定與上述磨光盤產生磨光 接觸之晶片, 上述次要磨光裝置站包含一旋轉平台,一個位於上述平台之上的磨光盤, —個位於上述平台上方的旋轉承載器,該承載器用來固定將要淸洗之晶片,以 及一個將水注入上述平台之裝置。 4. 如申請專利範圍第1項之自給式的組裝單元|其中上述的金屬障礙層電鍍裝置站 是適合作無電極電鍍,並且上述Cu電鍍裝置站適合作無電極Cu電鍍。 5. 如申請專利範圍第1項之自給式的組裝單元,其中上述的金靥障礙層電鍍裝置適 合作TiW的無電極沉積》 6. 一種在一微極小化的積體電路基底上形成Cu金屬連結的製程,該製程包 括: 在上述基底的表面上,且在一非常潔淨的環境捏,形成一第一介電層; 在一非常潔淨的環境裡,在上述基底的表面上沉積、曝光、並顯影一光罩 層*該光罩層定義出需要之金屬連結圖案;. 透過上述光罩,在上述第一介電層裡蝕刻出溝槽: 除去上述光罩; 沉積一薄的第一金屬障礙廢; 利用電鍍或無電極電鍍技術,在一潔淨度較不嚴苛的環境裡,在上述第一 介電層上沉積一厚層的Cu ; 利用機械磨光,在一潔淨度較不嚴苛的環境裡,將上述第一介電層表面上 的厚層Cu磨除,以暴露出上述障礙層; 本紙浪尺度通用中囷國家標準(CNS ) A4規格(210X297公资) --------¾------1T------^ (請先閲讀背&之注意事項再填寫本頁) Λ8 B8 C8 D8 A197 申請專利範圍 在一潔淨度較不嚴苛的環境裡,選擇性地除去上述暴露的障礙層; (請先閱讀背面之注意事項再填寫本頁) 在一潔淨度較不嚴苛的環境裡,選擇性地在留在上述溝槽裡的Cu表面上沉 積一薄的第二障礙層; 在一非常潔淨的環境裡,在上述第一介電層上形成一第二介電層,並且 重覆上述諸步驟,以便形成另一金屬連結層。 7. 如申請專利範圍第6項之製程,其中上述厚層的Cu是以障礙層爲導通基 礎,利用電鍍技術所沉積的。 8. 如申請專利範圍第6項之製程,其中上述障礙層是活化旳障礙層,並且上 述厚層的Cu是利用電鍍技術所沉積的。 9. 如申請專利範圍第8項之製程,其中上述障礙層的活化是利用Pd所達成 的β 10. 如申請專利fg圍第6項之製程,其中上述第二障礙層是在一潔淨度較不嚴 苛的環境裡,利用無電極電鍍技術所沉積的。 11. 如申請專利範圍第6項之製程,其中上述基底的溝槽触刻是在一非常潔淨 的環境裡,利用電漿蝕刻所達成的。 經濟部中央標準局員工消費合作社印製 12. 如申請專利範圍第11項之製程,其中上述薄的第一障礙層是在一非常潔淨 的環境裡,利用化學氣相沉積法所達成的。 13. 如申請專利範圍第11項之製程,其中上述薄的第一障礙層是利用濺鍍沉積 技術所達成的。 14. 如申請專利範圍第7項之製程,其中上述的光罩作業爲一個二步驟的作 業,其中第一個光罩定義出介層孔,第二個光罩定義出金屬連結圖案。 本紙浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 一 9 1— A 5 8 ABCD 六、申請專利範園 15. 如申請專利範圍第6項之製程|其中上述的機械磨光製程係合併機械與化 . 學磨光製程。 16. 如申請專利範圍第6項之製程,其中上述的障礙層TiW。 17. 如申請專利範圍第6項之製程,其中上述非常潔淨的環境爲Class 1,而潔 淨度較不嚴苛的環境爲Class ΙΟΟΟ0 Ι8.如申請專利範圍第6項之製程,其中上述厚的Cu層是利兩機械磨光加以除 去,以暴露出下面的障礙層,並且選擇性地蝕刻掉上述障礙層以暴露出上述基 底最上層的表面3 19.如申請專利範圍第6項之製程|其中上述的光罩作業爲一個二步驟的作 業|其中第一個光罩定義出接觸孔,第二個光罩定義出金屬連結圖案》 (請先閱讀背面之注意事項再填寫本頁) '丨 .裝---. 經濟部中央標準局員工消费合作社卬製 ----» I^I - I - 1^—^— 1 本紙張尺度適用宁國國家捃準(匚邓)八4规格(210><:297公釐} -/3
TW85114824A 1996-11-28 1996-11-28 Method and apparatus for forming very small scale metal interconnect on semiconductor substrates TW419785B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW85114824A TW419785B (en) 1996-11-28 1996-11-28 Method and apparatus for forming very small scale metal interconnect on semiconductor substrates
JP10804497A JPH10163208A (ja) 1996-11-28 1997-03-21 半導体基板上に極小スケールのCu相互接続金属を形成する方法及び装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW85114824A TW419785B (en) 1996-11-28 1996-11-28 Method and apparatus for forming very small scale metal interconnect on semiconductor substrates

Publications (1)

Publication Number Publication Date
TW419785B true TW419785B (en) 2001-01-21

Family

ID=21625582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW85114824A TW419785B (en) 1996-11-28 1996-11-28 Method and apparatus for forming very small scale metal interconnect on semiconductor substrates

Country Status (2)

Country Link
JP (1) JPH10163208A (zh)
TW (1) TW419785B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW405158B (en) 1997-09-17 2000-09-11 Ebara Corp Plating apparatus for semiconductor wafer processing
WO2000074128A1 (fr) 1999-06-01 2000-12-07 Tokyo Electron Limited Procede de fabrication de dispositif a semiconducteur et appareil de fabrication associe
US6660139B1 (en) * 1999-11-08 2003-12-09 Ebara Corporation Plating apparatus and method
US6645550B1 (en) * 2000-06-22 2003-11-11 Applied Materials, Inc. Method of treating a substrate

Also Published As

Publication number Publication date
JPH10163208A (ja) 1998-06-19

Similar Documents

Publication Publication Date Title
US5723387A (en) Method and apparatus for forming very small scale Cu interconnect metallurgy on semiconductor substrates
US7172497B2 (en) Fabrication of semiconductor interconnect structures
CN101091243B (zh) 单掩模通孔的方法和装置
KR100322169B1 (ko) 입방형 집적회로장치 제조방법
CN102222643B (zh) 集成电路制作过程中冗余金属填充的方法及半导体器件
KR101598237B1 (ko) 전기증착 조성물 및 상기 조성물을 사용한 반도체 기판을 코팅하는 방법
US7704880B1 (en) Method of forming contact layers on substrates
CN100465352C (zh) 集成电镀和平面化的方法及其设备
CN109390305A (zh) 一种键合晶圆及其制备方法
US6319834B1 (en) Method and apparatus for improved planarity metallization by electroplating and CMP
IL136981A (en) A one-step process for electrical coating for connecting samples by filling metal lines
JP2006041453A (ja) 配線形成方法及び配線形成装置
US7553743B2 (en) Wafer bonding method of system in package
TW419785B (en) Method and apparatus for forming very small scale metal interconnect on semiconductor substrates
EP1193330A2 (en) Plating apparatus and plating method for substrate
TW494443B (en) Process and manufacturing tool architecture for use in the manufacture of one or more metallization levels on a workpiece
JP2003096596A (ja) めっき方法及びめっき装置
US7252750B2 (en) Dual contact ring and method for metal ECP process
CN104022015A (zh) Mim双电容器结构及其制造方法
US6180526B1 (en) Method for improving conformity of a conductive layer in a semiconductor device
US20040241985A1 (en) Substrate processing method and apparatus
US6589816B2 (en) Method of forming metal connection elements in integrated circuits
JP2003253488A (ja) 電解処理装置
EP0928024A2 (en) Improvements in or relating to interconnect conducting paths
US20030168345A1 (en) In-situ monitor seed for copper plating

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees