TW415048B - Low stress method and apparatus of underfilling flip-chip electronic devices - Google Patents

Low stress method and apparatus of underfilling flip-chip electronic devices Download PDF

Info

Publication number
TW415048B
TW415048B TW088106587A TW88106587A TW415048B TW 415048 B TW415048 B TW 415048B TW 088106587 A TW088106587 A TW 088106587A TW 88106587 A TW88106587 A TW 88106587A TW 415048 B TW415048 B TW 415048B
Authority
TW
Taiwan
Prior art keywords
wafer
semiconductor
assembly
patent application
dielectric layer
Prior art date
Application number
TW088106587A
Other languages
English (en)
Inventor
Sunil Nmi Thomas
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of TW415048B publication Critical patent/TW415048B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01054—Xenon [Xe]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

415048 A7 B7 經濟部t央標準局貝工消費合作社印製 五、發明説明（） 廣義而言’本發明與積體電路總成的領域有關，更明 確地說’與降低具有低介電常數之介電層的半導體晶片與 基底倒襄組合時機械應力的方法有關。 •炉 T.* 發明背景 眾所皆知’將具有積體電路的半導體晶片構裝到印刷 電路基板上疋以焊塊（solder bump)連接。半導體晶片上的 積體電路與印刷電路基板間有一間隙。焊塊延伸跨過間 隙’連接積體電路晶片上的接墊與印刷電路基板上的接墊 以固定晶片’並電氣導通印刷電路基板與晶片間的電氣信 號、電源與接地電位。晶片所用的半導體材料與印刷電路 基板所用的典型材料，兩者間的熱脹係數(CTE)差異非常 大；例如’以矽為材料的半導體與以FR-4塑膠為材料的 基板間，CTE的差異大約在丨個數量級。 當使用或測試期間，晶片/基板總成會承受熱循環， CTE差異所導致的結果是產生機械應力。這些應力彳頃向使 焊塊連接疲勞產生裂痕，最後導致總成失效。為強化焊接 不致影響電氣連接，習慣上會在間隙中填充聚合材料，以 密封住焊塊並填滿半導體與基板間的任何間隙。例如，IBM 公司發展的著名“C-4”處理，矽晶片與陶瓷基板間的所有 空間都填滿聚合材料。 典型上’是在焊塊回流使積體電路晶片與印刷電路基 板接合後再施加密封材料β聚合物的前質（precursor)，有 時稱之為“底部填料”，先置於晶片四周的基板上，接著被 (請先聞讀背面之注意事項再ο本頁) t
、-'B 丁 本紙張尺度逋用中國國家標準（CNS > A4规格（210X 297公釐） A7 B7___ 五、發明説明（） 毛細力吸入間隙中。前質被加熱，聚合材料聚合並“硬化” 形成密封材料。此碌化所需的升溫與溫度循環也會產生機 械應力，對晶片與焊接也是有傷害。應力可能會將焊接層 分，破壞晶片的鈍態’或使裂縫傳播到電路結構1¾'一般 來說，積體電路的層結構對裂痕的敏感度隨著各層厚度變 薄急速增加。 -裝 •訂 嫁 經濟部中央標準局貝工消費合作社印製 已有人提出減少或減輕熱應力對總成有害影響的技術 方法，藉以延長總成的使用壽命。例如，1998年2月24曰 的美國專利 5,720，100(Skip〇r et al.，“Assembly Having a Frame Embedded in a Ploymeric Encapsulant and Method for Forming Same”）中描述的方法是在硬化聚合物的前質之 前’先嵌入陶瓷或礬土製成的框，以使積體電路晶片大致 是置於框上。在硬化期間或稍後的熱循環期間，框提供增 強的機械強度，藉著局部約束基板與密封材料以降低應力 的影響，框是固定於基板，因此，框成為基板整體的一部 分。此方法過於昂貴且不能避免出現於首位的應力。直到 現在’對於熱引發之應力的問題’以及它對機械性脆弱的 隔離體或金屬-半導體結構有害的影響，都還没有一種值 得出示的解決方案。 此外，整個半導體工業不斷付出極大的努力藉縮短RC 時間常數以提高多層金屬積體電路的速度，較佳的方法是 降低層間及層内的電容C而非電阻R。降低c的方法是發展 低介電常數的材料或結構來製造隔離層，额外的好處是減 小毗鄰信號線間的感庳電壓或串擾，這對數位信號處理元 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐] " -- 415048 A7 B7
五、發明説明（ 件特別重要。 製造低介電常數之薄層的方法描述於1997年3月4日％ 美國專利 5,607,773(Ahlburn et al.，“Method of Forming a
Multilevel dielectric”）。文中教導電漿生成之四·£氣'基矽 院0^11^61;1171〇11:11〇3出〇&16，丁£〇8)氧化物與含石夕的氫倍半氧 石夕焼•（hydrogen silsesquioxane，HSQ)層交替沈積與硬化的 方法。HSQ膜的介電常數比電漿TEOS氧化物或臭氧TEOS 氧化物的介電常數低。因此，介電膜的密度與多孔性經由 吸收或釋出水分來影響介電常數。其它方面的努力是研究 有機材料或化學蒸氣沈積聚合物所形成的薄層。所有這些 努力（以及甚至硬氧化物）都充分地顯示膜的厚度在變薄’ 致使層對機械應力的敏感度大幅增加。此趨勢在大面積的 晶片特別顯著，因為應力水準會隨著離開晶片中心的距離 而增加。元件在構裝到客戶的電路板期間，或元件在操作 或在溫度循環與測試期間，薄層上的裂痕很容易發展’因 而造成元件損壞。 因此，出現對選擇组裝材料與製造方法的需要’要能 提供無應力、簡單且成本低的方法，適甩於大ΐ晶片半導 體產品的晶片與基板的組裝。同時，該方法應具有彈性’ 可應用到各種材料以及各種不同的製程，以增進半導體元 件的可靠度。這些增進最好可以在不必投資新製造機具的 情況下，使用現有的設備達成。 本紙張尺度適用中國國家標準（CNS > A4規格（2丨0X297公釐） 415048
、發明説明（ 經濟部中央標率局貝工消費合作社印«» 本發明包括半導體球柵陣列封裝、晶片尺寸封裝、以 藉大幅降低製造顧的應力以增進機械的可 二。本發明對於所有使用低介電常數及高度機ά«碎之 :隔離層的半導體產品特別重要，經常是用於多層架構 °本發明定義焊附與底部填充的處理規則，以及製造薄 介電層中不會有裂痕之晶片/基板總成的方法。 半導體總成’如球柵陣列封裝，包含熱脹係數(CTE) 不同的材料，匕們緊密地機械耦合在—起，甚至相互固結。 CTE以ppm/t：表示’矽大约是2 3，各種金屬從43到17 〇， 各種塑膠從16.0到25.0。因此，這些總成無論何時藶經溫 度的變化，溫度增加或降低的改變，都會引發這些耦合在 一起之材料間不同的膨脹與收縮，致使在組件各部分中建 立了伸張與壓縮應力。如果封裝是均勻的層狀結構，在每 一獨立層中的應力可能可以利用模式分析。不過，封裝不 是均勻的層，層不均勻的情況造成應力集中。此外，封裂 是經由一連串的熱處理步驟組合’它在各不同層間建立了 應力。經證實’要量化這些應力，並定出最大應變與應力 的位置’藉由測試結構的有限元素分析與量測是不可避免 的。 在已知的技術中，這些最大的應變與應力會造成嚴重 的可靠度衰退》晶片之多層連接層中特別易碎的薄隔離 層、半導體上的鈍性層、靠近晶片角落的塑膠材料、位於 晶片與封裝角落附近的焊接等都有危險。本發明的處理方 -6 - 本紙張尺度適用中國國家標準< CMS >A4规格（2丨0X297公釐）
415048 A7 B7 五、發明説明（） 法消除了首位的應力’且允許徹底地增進產品的可靠度。 為設計設備’本發明應用某些流體動力定律以及可變 形媒體’並將其延伸到複雜的半導體產品製造情況。 以在不同部分具有不同截面q之管中流動的奇备、形媒 體而言’單位時間流過每一個截面的可變形媒體量直接正 比於此截面中的q與與速度v : q v = const. 在管中，可變形媒體在最小截面處的流速最快。 流體的速度v與它的壓力相關： 1/2 v2 + p = const. 流體的速度大則它'的壓力小。因此，在較小截面處.的 壓力小於較大截面處的壓力。 不同長度的管長1分隔管中不同的截面部分，必須考 慮沿的管長的壓力降；壓力降視層流對於擾動的特性而 定。 可變形媒體在半徑r長度1的管中以速度v流動，平均 整個管截面’所經歷的壓力降p是摩擦所造成。就理想狀 經濟部中央標準局貝工消費合作社印聚 況而言’例如忽略流體的慣性，HAGEN與POISEUILLE發 現層流 p = 81v/r2(=動態黏滯力） 媒體沿著管長度的壓力降直接正比於平均速度的一次 方，反比於管徑的平方。 反言之，擾流的關係是 p = lv2/r (=密度，=無單位的數字，與從 -Ί - 本紙張尺度適用中A4規格（21〇><297公釐) 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明（） 層流轉移到擾流的REYNOLD標準 有關） 媒體沿著管長度的壓力降直接正比於平均速度的平 方，反比於管徑一次.方。 本發明包括在需要的位置分配可變形媒體的裝置，在 單位時間内，在所有分配管出口的可變形媒體量都要相 等。由於分配管是以不同長度的橫管連接，因此必須修改 每一個出口（“管嘴”)的截面以補償沿著這些不同長度的壓 力降，俾使單位時間離開管嘴的可變形媒體的量相等。由 於使用的可變形媒體較黏稠，且媒體是塑膠前質與散布均 勻且濃密的固體填充料的混合物，因此實際的解很複雜。 設備的重要設計特徵是從曲線圖中得到，以媒體的流動特 性（聚合物前質、填充料、溫度、黏滯力）做為參數。為在 重複的距離Ο間距I配置管嘴，要組裝於基板上之晶片的 外緣總數也是另一個參數。 本發明的目的是藉選擇焊接的溫度曲線以及底部瑱充 的方法，相互增進半導體球栅陣列與晶片尺寸封裝的可靠 度。 本發明的另一項目的是提供設備的設計與處理方法， 它們具有彈性，因此它們能應用到數種產品系列，且具有 普遍性，因此它們能應用於數種未來的產品。 本發明的另一項目的是提供低價、高速的製造與組裝 方法。 本發明的另一項目的是使重大投資成本最小，且可使 -8- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） vm tv^i I (請先閲讀背面之注意事項再o本頁)
、1T 線. 415048 at B7 五、發明説明（） 用現有製造設備。 (請先閲讀背面之注意事項再本頁) 這些目的經由本發明的設備設計與方法流程，以及量 產方法來達成。已成功地使用各種修改以滿足產品的幾何 形狀與材料的選擇。’… 本發明的一種實施例是提供底部填充製程中改變溫度 的方法，根據有限元素分析，將晶片之介電層内以及組裝 之焊球接合的應力，降至總成能安全操作的值。 本發明的另一種實施例包括控制溫度與量測溫度的裝 置，適合實際用於本發明的製造方法以量產應力低的總 成。 本發明另一種實施例包括多控制分配可變形媒體的裝 置。 本發明還有一種實施例是多控制分配裝置的分配率與 管嘴到中央給料管的距離及管嘴截面有關，俾產生所欲的 分配率，例如所有管嘴都相同的分配率。 從以下對本發明較佳實施例的描述，並配合附圖及申 請專利範圍中所宣告的新穎特徵，將可明白本發明代表的 進步技術。 ‘ 中 央 標 i 合 作 社 圖式概沭 圖1是積體電路晶片使用焊球附著於基板的簡單戴面 略圊，晶片與基板間的間隙以聚合的密封材料填充 即 圖2是圖1的部分放大圖，強調薄層結構中的某些 -9 - 本紙張尺度適用中國囷家樣準（CNS) A4規格（210>;297公疫 415048 A7 B7 五、發明説明（） 圖3描繪以標準組裝方法之倒裝晶片球柵陣列元件中 溫度與應力的時間圖。 請 先 聞 背 之 注 圖4描繪根據本發明組裝方法之倒裝晶片球柵陣列元 件中溫度與應力的時.間圖。 ’ 一 圖5是根據本發明之方法模式的結果，圖中所繪的是 矩（力矩）是總成冷卻溫度的函數。 圖6略示根據本發明之方法，用於量產之裝置中溫度 控制與量測的特徵。 圖7略示使用單分·配管嘴的傳統底部填充方法。 圖8略示根據本發明的多管嘴分配設備，以均一的速 率分配可變形材料填充元件的底部。 訂 圖9比較圖8之分配設備中所使用之管嘴的截面。 圖10歸納根據本發明之分配率、分配管嘴與中央給料 管之距離及管嘴截面間的關係。 線 附錄圖1是根據本發明所定義之處理參數得到的剪應 力與剪力的模式結果。 附錄圖2是根據本發明所定義之處理參數得到的剝離 (力距)應力與剝離(力距）力的模式結果。 經濟部中央樣準局貝工消費合作社印製 較佳實施例詳細說明 本發明提供能使微電子總成（如圖1所示）中機械應力 最小的方法。圖2是圖1之部分總成的放大，圖中顯示薄層 結構的某些細節。積體電路晶片10，以矽為佳，包括活性 表面11與非活性表面12，兩者皆為平面且相互平行。許多 -10- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 415048 A7 B7 五、發明説明（） 經濟部中央標準局貝工消費合作社印製 接墊I3，最好是由鋁Ha及耐火金屬（如鈦或鎢）以及貴金 屬（如紅、金、鉑等）結合而成，配置於活性表面丨丨。晶片 10構裝於基板14上’與許多接塾15連接，但兩者間零分開 一間隙16。基板14最好是由FR-4或玻璃_環氧樹脂^氣成； 接塾15最好是由可焊接的銅製成’焊塊17附著於晶片1〇， 焊塊橫跨間隙’電氣地與機械地連接晶片上的接塾13與基 板上的接塾15 *低？jin·錯-錫合金的焊塊17的炼點經過選擇， 使焊料能在實用的溫度回流。 以矽晶片而言’在圖1與2中的保護覆蓋層19最好是氮 化矽’典型的厚度範圍在800到1200奈米。在最新式的高 速積體電路本身内，多層金屬層中使用的隔離層最好是低 介電常數的介電層。此類介電層例如氫倍半氧石夕烷 hydrogen silsesquioxane(HSQ)基的旋附玻璃；或者是三夾 層結構，第一層膜是電漿生成的四乙氧基矽烷 tetraethylorthosilicate (TEOS)氧化物，接著的第二層膜是 無機多孔的低密度HSQ氧化矽所構成，再接著的第三層膜 疋電策生成的TEOS氧化物或是甲妙氧烧(methylsiloxane) 基的旋附玻璃。典型三夾層的厚度範圍最好是從300到700 奈米°另一種選擇是由有機材料所構成的層。無論是那一 種情況，其目標都是產生介電常數在大約4.0到3.0間的介 電層。 間隙16填充聚合的密封材料18，它延展於整個印刷電 路基板，大約是以晶片為周界。密封材料18通常稱其為“底 部填充”材料，其主要目的是降低總成中的機械應力；另 -11 - 本紙張尺度適用中國國家標準（CMS > A4規格（210X297公釐） 請 先 閲 讀 之 注 意
I # 装 絲 A7 B7 經濟部4-央標準局負工消費合作社印裝 415048 五、發明説明（） 一個目的是為保護晶片的活性表面^為明瞭有關底部填充 之習知技術的不適當及本發明的重要，必須研究機械應力 的起源。 矽是晶片10的較佳半導體材料，它的CTE在hf3ppm/ °C，不過，典型基板14的CTE在15到22ppm/t：，總成中金 屬的CTE在4,3到17.0ppm/°c之間變化。這些材料在球栅陣 列封裝中相互緊密地機械耦合在一起，甚至固結在一起， 圖3中繪製的溫度曲線是組裝時間的函數，溫度以。c量測， 時間的單位為分鐘。在同一圖中’應力（任意單位）是由同 ~~封裝的有限元素模式決定，也是組裝時間的函數。 在圖3中所示的標準組裝流程的前20分鐘，焊塊的回 流是在溫度曲線中標示為30的一段，而對應的應力曲線是 段31。溫度到達最高點22〇。〇（參考編號30a)是因為要超過 低熔點錫-鉛合金的熔點183°C (錫的重量百分比為63)。在 焊塊嫁化及開始冷卻時的應力都為零’如圖中的參考點3ia 所示，而且在到達熔點183°C之前都保時在零。總成繼續 冷卻，應力開始出現(3lb)且快速增加。當到達室溫(3〇b)， 應力的水準到達(31c) ’已高到裂痕損害已加害到總成中 結構最弱的部分，特別是焊接結合處、晶中片的多層介電 膜、或圖1及2中所示的保護覆蓋膜19。圖1及2中的積體電 路晶片10現已安置於基板14上，因此每一個基板接墊15都 與晶片接墊13對齊，焊塊介於其間。以本例而言，晶片之 活性表面11與基板間的間隙16最好是在25到150微米之 間。 -12 - 本紙張尺度適用中國國家摞準（CNS ) A4规格（210X297公釐）
A7 B7 經濟部中央標準局負工消費合作社印裝 五、發明説明（） 在標準的製程中，接下來的步驟是對總成再加溫以將 聚合物前質18底部填充到間隙16内。總成移到底部填充的 工作站’溫度增加到75至90°C (圖3中參考編號32)以降低 塑勝前質的黏滯力。標準的分配程序是使用單管;g射， 如圖7中所示。通常，是在基板14上毗鄰晶片10的周界分 配一或數滴塑膠前質。接著前質被毛細力吸入間隙16内， 直到從晶片表面到基板間及焊球四周的間隙16完全充滿為 止’沒有留下空洞’空洞會引發其它的失效機制。 雖然在分配溫度時總成内的應力下降，如圊3中從3lc 到33a下斜的應力數據所示。不過，一旦總成移到下一個 工作站冷卻到室溫(32b)，應力再度增加到值(33b)，與先 前的冷卻循環(31c)—樣高。在這些應力水準之下，裂痕 繼續損害晶片中結構較弱的介電膜。再移到下一個工作 站’溫度再度上升（34)到120到18(TC之間以聚合或“硬化，， 聚合物前質。經過60到120分鐘後，將完成密封的總成缓 慢地回到室溫(36)。 在硬化循環期間’應力值再度變小（35)，但當冷卻周 期期間應力再一次增加。由於密封材料具有干擾與吸收應 力的特性’因此它們仍保持在可接受的低到中水準（37)。 最後所得到的密封材料典型上顯現的CTE在大約ι8到 30ppm/eC，比矽晶片的CTE值近’乎大了一個數量級。 根據本發明’很仔細地修改了上述的製造方法以避免 在首位出現應力。根據以下描述的應力模式的結果，圖4 顯示新组裝流程的新溫度·時間與應力_時間圖。在2〇分鐘 -13- 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公後）
415048 A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（） 的焊接回流周期40期間，要超過低熔點鉛-錫合金的炼點 183°C到達220°C(大約60到120秒，如圖4中的參考編號4〇a 所示）。應力曲線41顯示應力水準為零(41a)，一直到達溶 點溫度183 C，應力都保時在零水準41a。在接下束的冷卻 期間’焊塊固化’但總成仍保持在80至140°C之間的高溫， 在90到100°C之間較佳（如圖4中的參考編號40b所示）。在 此段期間，應力從零水準41a稍增加到的非臨界值41b，遠 低於可能危及晶_片之結構脆弱的介電層或焊接點的水準， 固化的焊塊高度最在25到到150微米之間，經常大約是1〇〇 微米。 重點是不允許總成繼續冷卻到室溫，而是在整侗底部 填充的周期中，都保持在固定的高溫（圖4中的42)，此周 期至少20分鐘。根據本發明的裝置描述於以下的圖6，底 部填充製程的設備描述於圖8、9、10。現請再參閱圖〖及2〔 聚合物前質分配於基板14毗鄰晶片1〇的周緣。聚合物前質 是由可熱或輕射能量硬化的材料構成，最好是由無水-硬 化的聚合物前質構成，例如環氧樹脂。它通常包含催化劑， 例如胺的化合物，以及填充料，例如二氧化矽（或礬土）。 Dexter Hysol公司供應的FP4527就是適合的材料。在底部 填充的循環期間不要冷卻，總成中的應力仍保持在低水準 43(圖4)。 此外，本發明的裝置在底部填充程序完成之後不需要 冷卻到室溫》總成仍停留在相同的反應室中，直接繼續增 溫到底部填充的前質聚合(“硬化，’)所需的溫度44〇在此時 -14- 本紙張尺度逍用中國國家標率（CNS ) A4规格（21〇x297公竣） 諳 先 閲 讀 背 © 之 注 意 事 再 r t Γ
I 415048 A7 —1 I 一 _________B7 五、發明説明（、 " -----_ =範圍（大約6G到12G分鐘），應力降到非f低的水準 夂之後密封材料完全硬化’可以在冷卻周期將溫 至溫46 ’同時應力僅稍增加到值47，遠低於會對結構 之介電膜或烊接點造.成任何損壞的危險。如所希.-£:整個 總成的應力近乎是均勻分布，而且大部分都被密封材料吸 收。 為定義能將半導體晶片焊接於基板上時所產生之過量 應力的破壞影響降至最小的有效且實用製程，焊球（或焊 塊)的高度或直徑為0j毫米，選擇最糟的位置’即晶片·基 板總成的角落做有限元素分析。最糟的位置已於早先在單 元失效分析中，以有裂痕的焊接點或有裂痕的介電層或保 護隔離層增加以確認β剪應力及剝離（張）應力的大小經過 刀析’疋從谭塊周緣的一點橫過對角線到相對點之位置的 函數。以應力做為參數繪製與冷卻溫度相關的圖（22〇到2〇 °0：與22〇到180°C做比較，其間有數項選擇）。附錄圖1顯示 剪應力的圖’附錄圖2顯示剝離（張)應力的圖。 兩圖的共同特徵都是橫過焊塊的直徑出現了極大的應 力’量測單位為百萬帕（Mpa)，從靠近總成中央一側的負 值改變到遠離中央一側的正值。溫度變化幅度大者，剪應 力與張應力到達最大值，只有當溫度變化幅度適度者，應 力值才會縮小到可以接受的水準，例如從220到lOtrc。從 此項結果可得到冷卻循環的結束溫度在l〇〇°C附近是具吸 引力且切合實際的》在附錄圖1中顯示來自剪應力的剪力 與冷卻循環結束溫度的關係。附錄圖2中顯示，來自張應 -15- 本紙張尺度適财關家標準（CNS)八4祕（21{)><297公疫） A7 B7 415048 五、發明説明（） 力的剝離力是冷卻循環結束溫度的函數。在兩種情況中， 從焊接點及介電層之機械強度的觀點來看’結束溫度在100 °C附近所致使的力完全可以忍受。 附錄的圖綜述於圖5。圖5是分析焊塊/焊球位置 關於中心點由合力乘以橫過焊塊介面之位移所產生的矩 (力矩）。同樣地，選擇封裝中位在角落情況最糟的焊球分 析’焊球的高度或直徑是0.1毫米。可以很清楚看到，焊 塊/焊球周緣的矩到達最大值，但如果冷卻循環的最終溫 度值保持在大約lOOt，就可以降到可以忍受的值。圖5中 的合矩（力矩）以牛頓乘毫米（Nmm)表示，是冷卻循環最終 溫度的函數。當冷卻循環的最終溫度值保持在大約l〇(TC 附近，合矩就可到達可接受的值。即使是機械性最脆弱的 焊接點或介電層，都可以忍受在此冷卻溫度所經歷的矩（力 矩）。從材料、製程與設備、及量產的限制等觀點來看， 溫度範圍從90到130°C是非常實際的。因此，本發明之冷 卻循環的較佳最終溫度大約是l〇〇°C。對某些產品而言， 較佳的冷卻溫度是1〇〇它；此值用於圖4中。 圖6顯示本發明實施例的半導體球柵陣列封裝及基板 與倒裝晶片總成6〇a的處理容器，它提供圖4描繪之製程所 要求的溫度循環與控制。在具有氣體及濕度控制之大氣的 容器61内’可以在一連串的鎢鹵素燈62a上同時放置許多 (到數百個）單元。輻射熱施加到基板60b的背面。可以只 使用燈施加輻射熱，也可使用反射器62b以提升效率。鎢 _素燈的型式描述於96年11月6日提出的專利申請案 -16 - 本紙張X度適用中國國家橾準（CNS)八4規格（21〇><297公釐） 415048 A7 B7 五、發明説明（） 08/734,691，它接續自94年6月7曰提出的申請案 08/255,197 ’ 名稱為“〇pticai Die Bonding for Semiconductor 請 先 閱 讀 背 之 注 意 事 項 再
Devices” ’以及97年n月2〇曰提出的專利申請案 訂 60/066,268 ’ 名稱為 “Wafer-Scale Assembly of 6hirp-Size Package ”，皆讓予德州儀器公司。使用輻射能熱源與鎔 爐不同之處是可以快速升溫，以也可更均勻且更容易控制 加熱與冷卻循環。輻射加熱可以很平順地從環境溫度轉變 到所欲的高溫，且熱反應很快速。輻射能以由光學熱源放 射的近紅外光為佳，例如白熱燈（鎢絲填充氙氣的鹵素 燈）。例如，已發現矽能快速吸收近紅外光，該光的波長 從0_8微米到大約2.8微米。此外，不會吸收近紅外光的選 擇性反射表面，可將熱限制於封裝本身；藉在載台或其它 暴露於光下的非活性區域使用選擇性反射表面，在封裝加 熱的同時’其它部分可以停留在較低的溫度。因此，封裝 可以快速加熱到焊球60c開以熔化與回流的溫度（典型上是 183。〇。 線 經濟部中失標準局負工消費合作社印装 本發明的重要特徵是加熱與前質分配步驟都是在單一 裝置中進行，且是單一作業，不需要移動，因此不會有任 何失準或遭受微粒污染的危險，這些在傳統的鏈鑪加熱作 業中都很容易發生。跟隨在焊料回流步驟之後的是底部填 充步驟，且兩步驟結合，不僅只是代表組裝前之零件的加 熱。 使用閉路溫度控制的策略以控制組裝中之晶片的溫度 曲線。改變跨接於燈上的電壓即可改變封裝的溫度，因為 -17- 本紙浪尺度逋用中國國家標準（CNS > A4規格（210X297公釐） 115048 A7 B7 經濟部中央標準局員工消费合作社印裂 五、發明説明（ 燈所產生的熱量與施加的電壓成正比。使用非接觸式或接 觸式熱電耦或高溫溫度計63監視總成的即時溫度，並將資 訊饋送至溫度控制器64，根據封裝之實際溫度與既定封裝 溫度間的差，藉以修正跨於燈上的電壓。可以在氣體 的環境中進行加熱與冷卻的步驟，例如乾氮氣或經過過濾 的氣體，提供額外的製程控制，並防止微粒落於元件表面。 在快速升溫曲線的較佳實施例中，架構了質量特別輕 的反射器總成（圖6中的參考編號62b)，使用重量輕的堅固 骨架與薄片金屬的反射器面。反射器的内表面是高度拋光 的鋁（對於所使用的波長範圍具有高反射率及低吸收率）。 反射組件的外表面是經過處理的耐高溫黑表面，以增加從 外表面的放射率與再輻射，因此反射器總成具有快速冷卻 的能力。 在標準製程中，許多附有焊球70b的晶片70a及基板71 置於支撐台上，如略圖7中所示。附單管嘴73的注射器72 位於晶片70a的周緣。以些許壓力分配聚合物前質74，俾 使管嘴上形成滴點75。滴點從管嘴分離後施加於晶片周 緣。如前所述，基板71已預先加熱，前質被毛細力吸入晶 片70a與基板71間的間隙。一或數滴的聚合物前質形成總 成的束帶76。之後，毛細管72移動到下一個晶片與基板， 以便生產下一個總成。整個製程耗去相當多時間且不易控 制。 圖8是描繪本發明實施例的略圖。可控制可加熱的台 面80可接受與固定極多的基板81。每一個基板是由電氣絕 -18- 本紙張尺度逍用中國國家標準^⑽一姑^㈠⑴^^了公嫠）
(請先閱讀背面之注意事項苒本I •裝 線- 415048 at _______B7 五、發明説明（） 緣的材料;1^成，且有許多接線條及金屬的接塾圖案。每一 個基板上排列了一片半導體積體電路晶片82a，諸如數位 信號處理器、微處理器、類比電路、邏輯元件或記憶體元 件。每一個晶片82a所具有的金屬接墊圖案與基设ϋ上的 接墊圖案是鏡像關係’且每一個接墊上附著一顆焊球82b。 附有焊球82b的晶片82a與各自的基板對齊，俾使每一個烊 球分別位於各自的基板接墊上。 使用圖6所描述的設備與控制將熱能供應給晶片與基 板，並於稍後從晶片與基板將熱能收回，以獲得圖4中所 描述之本發明的溫度·時間曲線。當焊球82b到達它們的 '熔 點度（低炼點錯-錫合金為183 °C )，它們在控制下回流， 以便得到一高度’定義隔開晶片與基板間的間隙（例如〇1 宅米）。總成根據圖4中所描述的程序冷卻’以使焊料固化， 但總成仍保持在90到130°C之間。較佳的溫度大約是1〇〇 °C。在此溫度’總成内的機械應力仍保持在低值（見圖5)， 遠低於在脆弱結構(例如焊接點及介電膜）中引入裂痕的危 險。 圖8所示是多管分配聚合物前質之裝置，在總成上方 移動。此裝置包括中央給料管83，聚合物前質或其它任何 可變形媒體84在些許壓力下經由其供應《橫管85連接中央 給料管83與許多分配管86 圖8所示的範例中有3支分配 管’但可以配置任何數量的分配管。每一個分配管86到中 央給料管83的距離都明確定義。每一個分配管86的尾端是 管嘴87。 -19- 本紙張尺度適用中國囷家標準（CNS ) Α4規格（210X297公嫠） A7 B7 H5048 五、發明説明（ -裝- 本發明極重要的一點是每〆個分配管86之管嘴87、 面與到中央給料管83之中心線的距離相關。分配管的位戴 距離中央管愈遠，其管嘴的截面愈大。圖9顯示圖8中3置 分配管的關係。根據此關係，玎以使所有分配管备&聚= 物前質或任何其它可變形媒體84的速率都相同。當然合 量產方法而言這是基本條件。更定量來說，圖1〇顯示^ 的分配率，以毫克/秒(mg/s)為單位是某指定分配管$砍 央給料管之距離（單位是毫米）的函數。圖1〇中每中 的參數是管嘴截面，單位是干方毫米（mm2) » •訂 經濟部中央標準局員工消費合作社印製 雖然小滴的形成與供應讲速且可靠之量產所需底，士 充量的所欲分配率視所選擇之町變形媒體的材料布定（例 如液體，黏稠的聚合物前質，添加二氧化矽、寒土或無欠 物的環氧樹脂基材料），其理論也已經由可變形媒體戋节 體動力的古典理論發展。在前文發明概述中曾引用的方程U 式，是量化管中流動之可變形媒體層流與擾流的壓力滴。 流體流過不同管長從一序列出口離開的流體量，在相同的 單位時間内必須相同’因此每個出口的截面必須修改以 補償不同的管長。適合所選流體的設計特徵，可從圖10的 曲線中得到最佳結果。 將管嘴配置在與待底部填充之基板上晶片之重複距離 (“間距”)對齊的位置，對構建多管嘴的分配設備有利。如 圖8所示的範例，其中管嘴分布的位置，可使每次的分配 動作供應给每隔一個晶片。在完成第一組基板上晶片的底 部填充後，分配設備前進到下一個鎖階（lockstep) ’鎖階 -20- 本紙張尺度逋用中國國家橾芈（CNS ) A4規格（210X297公釐） 415048_B7_ 五、發明説明（） 的間距與產品對齊，並開始下一組的底部填充。按此方法， 即使是極大量的產品也能在很短的時間内完成量產。 雖然本發明是參考實施例說明，但是不能將此說明解 釋成對本發明的限制。熟悉此方面技術的人士參考笨說明 後也可明瞭說明之實施例以及本發明其它實施例的各種修 改與組合。因此，所附申請專利範圍也包括任何這些修改 或實施例。 (請先閲讀背面之注意事項再填，；'4頁) 裝. 訂 線 經濟部中央標準局員工消費合作社印製 2 本紙張尺度適用中國国家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 經濟部中央標隼局男工消費合作社印装 415048 戠 C8 _ — _D8 六、申請專利範圍 ' -- 1· 一種半導體總成，包括： 半導體電路晶片，其上至少具有—種電氣連接圖案， 以及至少一層低介電常數的平面介電層； 該至少一層介電層位於機械應力水準不同的^咸·; 該至少一種連接圖案還具有許多第一金屬接墊； 電氣絕緣的基板具有許多第二金屬接塾； 極多的焊球將該許多第一接墊連接到該許多第二接墊 ，藉以將該晶片構裝於該基板上，兩者間隔開一間隙 ’且僅產生低水準的機械應力；以及 聚合物的密封材料填充該間隙，籍以將該所有機械應 力水準降至該半導體總成的安全操作值以下。 2. 根據申請專利範圍第丨項的半導體總成，其中該介電層 包括無機材料。 曰 3. 根據申請專利範圍第2項的半導體總成，其中該介電層 包括氫倍半氧矽烷基的旋附玻璃。 4. 根據申請專利範圍第2項的半導體總成，其中該介電層 包括三夾層結構’第一層膜是由電漿生成的四乙氧基 碎烷氧化物構成，接著是無機多孔低密度氫倍半氧珍 烧氧化矽構成的第二層膜，再接著是電漿生成的四乙 氧基矽烷氧化物構成的第三層膜。 5. 根據申請專利範圍第【項的半導體總成，其中該介電層 包括有機材料。 6·根據申請專利範園第5項的半導體總成，其中該介電層 是甲石夕氧烧(methylsiloxane)基的旋附破璃0 -22- *^紙張从適财關家標準（(：叫八4制^(210\297公釐)" " ~~--- (請先閱讀背面之法意^項再填寫本頁}
    ABCD 經濟部中央標準局員工消費合作社印裝 415048 六、申請專利範圍 7. 根據申請專利範圍第1項的半導體總成，其中該介電層 具有4.0到大約3.0的低介電常數。 8. 根據申請專利範圍第1項的半導體元件，其中該聚合的 密封材料包括添加礬土及無水物的環氧樹脂墓材料。 9. 根據申請專利範圍第1項的半導體元件，其中該半導體 晶片包括矽、砷化鎵或其它任何慣闬於電子元件產品 中的半導體材料。 10. —種製造半導體總成的方法，包括： 提供具有積體電路的半導體電路晶片； 該晶片至少具有一層低介電常數的隔離材料，其中該 至少一層介電層位於機械應力水準不同的區域； 提供該晶片許多第一金屬接墊； 提供電氣絕緣的基板； 該基板具有許多第二金屬接墊； 許多第一接墊每一個附著一個焊球，且組裝的焊球分 別與該許多第二接墊對齊； 供應熱能給該半導體晶片與該基板，藉以使焊料回流 構成焊接點•該晶片被構裝於該基板5兩者間分隔·— 間隙，構成一總成； 冷卻該總成，從回流溫度降到高於室溫的溫度，並使 該高溫保持在大體上固定的水準，藉以使該至少一層 介電層與該焊接點内的該機械應力水準保持在能使該 半導體總成安全操作的低值； 在該高溫以聚合物前質填充該間隙； -23 - 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    ABCD 經濟部中央標準局員工消費合作社印製 415048 六、申請專利範圍 供應額外的熱能供硬化該聚合物前質，藉以構成聚合 的密封材料；以及 將整個總成以指定的速率冷卻到室溫，藉以使該機械 應力水準保持在該半導體總成能安全操作的摄。 11. 根據申請專利範圍第10項的方法，其中該高溫在90到 130°C之間。 12, 根據申請專利範圍第10項的方法，其中該高溫大約為 100〇C。 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閱讀背面之注意事項再填⑥本頁)
TW088106587A 1998-05-06 1999-04-26 Low stress method and apparatus of underfilling flip-chip electronic devices TW415048B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US8444098P 1998-05-06 1998-05-06

Publications (1)

Publication Number Publication Date
TW415048B true TW415048B (en) 2000-12-11

Family

ID=22184988

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088106587A TW415048B (en) 1998-05-06 1999-04-26 Low stress method and apparatus of underfilling flip-chip electronic devices

Country Status (6)

Country Link
US (1) US6228680B1 (zh)
EP (1) EP0977253B1 (zh)
JP (1) JPH11345836A (zh)
KR (1) KR100643105B1 (zh)
DE (1) DE69939298D1 (zh)
TW (1) TW415048B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462202B (zh) * 2010-03-31 2014-11-21 Globalfoundries Us Inc 在晶粒-基板之焊接期間藉由先進冷卻機制降低精密半導體裝置之金屬堆疊中之機械應力

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794743B1 (en) * 1999-08-06 2004-09-21 Texas Instruments Incorporated Structure and method of high performance two layer ball grid array substrate
JP3489113B2 (ja) * 1999-12-20 2004-01-19 関西日本電気株式会社 半導体装置
US7042887B2 (en) * 2000-02-08 2006-05-09 Mips Technologies, Inc. Method and apparatus for non-speculative pre-fetch operation in data packet processing
US7058065B2 (en) * 2000-02-08 2006-06-06 Mips Tech Inc Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US6656768B2 (en) 2001-02-08 2003-12-02 Texas Instruments Incorporated Flip-chip assembly of protected micromechanical devices
US6507082B2 (en) * 2000-02-22 2003-01-14 Texas Instruments Incorporated Flip-chip assembly of protected micromechanical devices
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP3591458B2 (ja) * 2000-12-15 2004-11-17 松下電器産業株式会社 半導体装置の実装構造および半導体装置
US6869831B2 (en) * 2001-09-14 2005-03-22 Texas Instruments Incorporated Adhesion by plasma conditioning of semiconductor chip surfaces
US20030116845A1 (en) * 2001-12-21 2003-06-26 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
US6696757B2 (en) 2002-06-24 2004-02-24 Texas Instruments Incorporated Contact structure for reliable metallic interconnection
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US6696644B1 (en) * 2002-08-08 2004-02-24 Texas Instruments Incorporated Polymer-embedded solder bumps for reliable plastic package attachment
US6677522B1 (en) 2002-09-26 2004-01-13 International Business Machines Corporation Package for electronic component
JP3918098B2 (ja) * 2002-11-14 2007-05-23 株式会社村田製作所 回路モジュールの製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7238538B2 (en) * 2003-09-19 2007-07-03 Freitag Helmut E Chromatographic assay device and methods
US6977429B2 (en) * 2003-12-05 2005-12-20 Texas Instruments Incorporated Manufacturing system and apparatus for balanced product flow with application to low-stress underfilling of flip-chip electronic devices
US7298235B2 (en) * 2004-01-13 2007-11-20 Raytheon Company Circuit board assembly and method of attaching a chip to a circuit board with a fillet bond not covering RF traces
JP3981089B2 (ja) 2004-02-18 2007-09-26 株式会社東芝 半導体装置とその製造方法
TWI237370B (en) * 2004-07-30 2005-08-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
US7033864B2 (en) * 2004-09-03 2006-04-25 Texas Instruments Incorporated Grooved substrates for uniform underfilling solder ball assembled electronic devices
DE102006001600B3 (de) * 2006-01-11 2007-08-02 Infineon Technologies Ag Halbleiterbauelement mit Flipchipkontakten und Verfahren zur Herstellung desselben
US7585693B2 (en) * 2006-03-31 2009-09-08 Intel Corporation Method of forming a microelectronic package using control of die and substrate differential expansions and microelectronic package formed according to the method
US7790509B2 (en) * 2008-06-27 2010-09-07 Texas Instruments Incorporated Method for fine-pitch, low stress flip-chip interconnect
DE102011079835B4 (de) 2011-07-26 2018-03-22 Globalfoundries Inc. Verfahren zur Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas
CN115081388B (zh) * 2022-06-01 2024-03-22 华南理工大学 一种电子元件发热强度分配优化方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191441A (ja) * 1982-04-19 1983-11-08 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション ハンダ付けされた部品の応力軽減方法
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US5656862A (en) * 1990-03-14 1997-08-12 International Business Machines Corporation Solder interconnection structure
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5371328A (en) * 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
US5607773A (en) * 1994-12-20 1997-03-04 Texas Instruments Incorporated Method of forming a multilevel dielectric
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US7041771B1 (en) * 1995-08-11 2006-05-09 Kac Holdings, Inc. Encapsulant with fluxing properties and method of use in flip-chip surface mount reflow soldering
US5821456A (en) * 1996-05-01 1998-10-13 Motorola, Inc. Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6190940B1 (en) * 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462202B (zh) * 2010-03-31 2014-11-21 Globalfoundries Us Inc 在晶粒-基板之焊接期間藉由先進冷卻機制降低精密半導體裝置之金屬堆疊中之機械應力

Also Published As

Publication number Publication date
DE69939298D1 (de) 2008-09-25
EP0977253A3 (en) 2001-01-17
US6228680B1 (en) 2001-05-08
KR100643105B1 (ko) 2006-11-13
JPH11345836A (ja) 1999-12-14
EP0977253B1 (en) 2008-08-13
KR19990087907A (ko) 1999-12-27
EP0977253A2 (en) 2000-02-02

Similar Documents

Publication Publication Date Title
TW415048B (en) Low stress method and apparatus of underfilling flip-chip electronic devices
US6245583B1 (en) Low stress method and apparatus of underfilling flip-chip electronic devices
US6213347B1 (en) Low stress method and apparatus of underfilling flip-chip electronic devices
KR101387706B1 (ko) 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자
US5864178A (en) Semiconductor device with improved encapsulating resin
US7276401B2 (en) Adhesion by plasma conditioning of semiconductor chip surfaces
US6696757B2 (en) Contact structure for reliable metallic interconnection
Suryanarayana et al. Flip-chip solder bump fatigue life enhanced by polymer encapsulation
JP3287310B2 (ja) 半導体装置及びその製造方法
JP2000311915A (ja) 半導体デバイス及びボンディング方法
JP2000311915A5 (zh)
JP2001203318A (ja) 複数のフリップチップを備えた半導体アセンブリ
US20070269930A1 (en) Methodology to control underfill fillet size, flow-out and bleed in flip chips (FC), chip scale packages (CSP) and ball grid arrays (BGA)
US10700033B2 (en) Packaging device and method of making the same
US20080079159A1 (en) Focused stress relief using reinforcing elements
Fu et al. Chip package interaction (CPI) reliability of low-k/ULK interconnect with lead free technology
JP2607877B2 (ja) 樹脂補強型ｌｓｉ実装構造体の製造方法
JP3303162B2 (ja) 半導体装置及びその製造方法
JP2009188392A (ja) 半導体装置及び半導体装置の製造方法
Aw et al. Thermal compression bonding with non-conductive adhesive of 30μm pitch Cu pillar micro bumps on organic substrate with bare Cu bondpads
Horibe et al. Wafer-level non conductive films for exascale servers
Zhang et al. Double-layer no-flow underfill process for flip-chip applications
KR100836769B1 (ko) 반도체 칩 패키지 및 이를 포함하는 반도체 패키지의 제조방법
JPH0864637A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees