TW403970B - The erasing method via the gate/source, and substrate/channel of the floating gate electrode memory device - Google Patents

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五、發明說明（1) 本發明係為第86 1 1 2 04 1號專利「以漂浮 之問/源極 '基底/通道進行抹除之方法」之2 源極本！ ：/之ϋ母首案中所揭露之以漂浮閘極記憶裝置之閘/ 明。基底/通道進行抹除之方法，主要係包括下列說 實施，其顯示—依據漂浮閘極記憶單元5， 為快門飞障…、驟之不意圖’漂浮閘極記憶單元5 -般 U^PROMs)，其包括一半導體區5〇以及— 述半導體區50 —般為p型基底，或者 一 並以一N型井區隔離之p型基底（若此椹 P型區， 基底電WSub係指p型井區電壓)為另此於:構麻則以1Γ所述之 R丨丨撿姑々被址… 丨匕电/£ 7另於基底既定位置則分 另】摻植成雙擴散η型源極區52及η+型 極區52與上述汲極區“之間形成通道區56。门其時中於上雙 摻植原極/I包括一擴散深度較深但屬於淡摻雜之η-=植㈣’及一擴散深度較淺但屬於濃摻雜之η+摻植區 其次，上述堆疊間極60係形成於上 =庠2r極r之間的通道區56上， 60:，序為一隨穿氧化物層62、一漂浮問極“、一間間介 電層66以及一控制閘極68，㈣氧化物層62係介於 ’其厚度則相對為薄，漂浮閘極64 64之上，^ 1、層組成，控制閘極68則位於漂浮閛極 上其間並以一絕緣層66隔_，例如一氧化石夕層/氮 第4頁 0i6清 五、發明說明（2) 化石夕層/氧化矽層（ΟΝΟ)。 子6 3 板端子61係用以提供源極電壓Vs與源極區52，端 Ϊ壓予及科予控制閘極68，端子65係提供^ 單元^所V!/ Ύ其顯示—依據第la圖之漂浮閘極記憶 52、 之程式化步驟，而提供不同電壓予源極區 货、^1區54、堆疊閘極6〇及基底5〇之波形時序圖，當對 極記憶單元5進行程式化日寺，係對控制問極68及汲 。較源極區52為高的電壓，例如藉由端子63提供 =對較局閘極電壓脈衝Vg = 10.5v予控制閘極68，且藉由端 子65提供相對次高汲極電壓脈衝％ = 予汲極區“，端子 1則予以接地以提供相對較低源極電壓Vs = 〇v予源極區 5 2端子6 7 —般於程式化時則均予以接地，以提供相對較 低基底電壓VP_Sub = 〇v予基底5〇。如前所述，由高閘極電壓 脈衝VG-l〇. 5V形成之高電場’將使在通道區56接近汲極區 54處產生咼能之熱電子，進而，使熱電子加速越過上述隧 穿氧化物層62並注入（injecti〇n)至上述漂浮問極64。 由於漂浮閘極64周圍均由絕緣層如62、66所包圍，故 熱電子注入至上述漂浮閘極64後，便陷入其中而無法脫 離，在負電荷（一）儲存於漂浮閘極64之情況下，其臨限值 (fhreshold)約提高3至5V ’結果，當欲對此漂浮閘極記憶 單tl5讀取資料而將控制閘極68加壓至5V時，通道並未導 通’故讀取資料為（丨），亦即上述漂浮閘極記憶單元5已被

第5頁 〇λβδ〇^ 五、發明說明（3) 程式化，至於一般程式化時間則約1〇^ec左右。 -同樣不可避免的，在上述程式化期間 =當記憶單W重新程式化—既定次數如1Q肩次^所 #接近汲極54處引發（induced)電子捕獲現象 =陷於隧穿氧化層62 ’然而上述現象，將在 使負電 明抹除步驟後得到相當的改善效果。 貫施本發 …請參閱第1^1 ’其顯示—依據第13圖之漂浮問極 =疋所實施之抹除步驟’並提供不同電壓予源極區、^ 區、閘極及基底之波形時序圖。當對記憶單元5進行抹極 (eras^)時，其主要係分成兩階段進行，現分述如下。、 =青參閱第id圖及第lc圖之第一抹除階段E1，期間 5〜100nisec，M传去 '句為 nSeC救佳者為50msec，其係採源極抹除方 ^、先為對源極區52施加較控制閘極68為高的電壓， $ ”子61提供㈣較高源極電壓脈衝V5V予源極區 極68 供相對較低閘極電壓V，V予控制閘 子7則予以接地，以提供基底電壓VP_Sub = 0V予基 =，至於汲極區54之汲極電壓Vd則藉端子65使之處於澴 汙狀態f (floating)。如此在漂浮閘極64與源極區52之 越隨穿氧化物層62之高電場，使陷於漂浮問極 b負電何（一）朝相對源極區52之位置聚集，進而藉由 Fowle^Nordheiin(F_N)隧道效應，使漂浮間極“内之部份 負電=(—)被吸出（extracted)至源極區52。 同理’由於在源極5 2與隧穿氧化物層62之間引發電洞 捕獲現象’使正電荷陷於隧穿氧化物層62，因此短期内加

403970 五、發明說明（4) 速了漂浮閘極64内熱電子之流出，但隨之在陷於隧穿氧化 物層62之電洞的持續吸引下，使愈來愈多之負電荷被引出 而陷於隧穿氧化物層62，阻擋了熱電子的流出，並減緩抹 除速度。然而刚述現象在進行本實施例之後續的第二抹除 階段E2時，將可消除陷於隧穿氧化物層62之電洞，因此不 會發生愈來愈多之負電荷被吸引而陷於隧穿氧化物層62的 現象，如以下所述。 請參閱第1 e圖及第1 c圖之第二抹除階段E2，期間約為 5〜1 0 0msec ’較佳者為5〇msec，其係採通道抹除方式，亦 即首先為對基底50施加較控制閘極68為高的電壓，例如藉 由端子67提供相對較高基底電壓脈衝Vp w = 5V予基底5〇， 端子63則提供相對較低閘極電壓脈衝Vg = _1〇v予控制閘極 68二至於汲極區54之汲極電壓Vd和源極區52之源極電壓ν§ 則藉端子65、61使之處於漂浮狀態f (f 1〇ating)。如此在 漂^閘極64與通道區56之間會形成一橫越隧穿氧化物層62 之高電場，使陷於漂浮閘極64之負電荷（_)朝相對通道區 56之位置聚集，進而藉由F〇wler_N〇rdheim(F_N)隧道效 應，使漂浮閘極6 4内之剩餘負電荷（—）被吸出 (extracted)至通道區56 。 如同時，原先在程式化期間，陷於隧穿氧化層62之負電 荷，也會因上述漂浮閘極6 4與通道區5 6之間形成的高電埸 而被吸出，消除阻擋熱電子注入的現象。成的门電琢 此外，在第一抹除階段E1，陷於隧穿氧化物層62之正 電荷（電洞）也被控制閘極68之負電壓（Vg = —1〇v)吸入漂浮 403970 五、發明說明（5) 閘極64，因此不會發生在重複進行多次程式抹除動作時， 使愈來愈多之負電荷被吸引而陷於隧穿氧化物層6 2的現 象。 然而，本發明之目的係在於加強母案中之抹除能力 同時更不容易發生程式化/抹除功能衰減之現象，而提供 一種以漂浮閘極記憶裝置之閘/源極、基底/通道進行抹除 之方法’其中，漂浮閘極記憶裝置形成於一具有井區之基 底，且閘/源極、通道位於此井區内，包括：首先提供一 第一相對局電壓予該漂浮閘極記憶裝置之一源極，同時提 供一第一相對低電壓予該漂浮閘極記憶裝置之一控制問 極’同時將該井區接地；其次，提供一既定電壓予該源 極，同時將控制閘極和井區接地；及隨後提供一第二相 高電壓予該井區，同時提供一第二相對低電壓予該= 極，同時將該源極接地。 Ί 抹除期間係保持將該漂浮閘極記 同時使該漂浮閘極記憶裝置之汲 其中依據本發明，在 憶裝置所在之基底接地， 極處於漂浮狀態。 此：依據本發明’ g漂浮閘極記憶 =/源極、通道所在之井區，係、另以形成_不同之型基之底井、 隔離，同時在抹除期間此隔離用之井區係保持於漂浮狀 其中依據本發明 約為0. 5V至Vcc左右 其中依據本發明 &供該源極區之該第一相對高電壓 較佳者約為4. 3V。 提供該控制閘極之該第一相對低電 403970 五、發明說明（6) 壓約為-6〜-15V左右，較佳者約為_ι〇ν。 其中依據本發明，提供該源極之既定電壓約為6¥至 15V左右，較佳者約為10 V。 其中依據本發明，提供該閘/源極、通道所在井區之 該第二相對高電壓約為0.5V至VCC左右，較佳者約為5 v。 其中依據本發明’提供該控制閘極之該第二相對低電 壓約為-6〜-15V左右，較佳者約為_i〇 v。 本發明之另一目的係提 除方法，其中該漂浮閘極記 導體區之第一型基底，且該 底以一第一型井區隔離’ 一 區則形成於一該第一型半導 區延伸至該汲極區，一漂浮 控制閘極’位於該漂浮閘極 供一第一相對高電壓脈衝予 對低電壓予該控制閘極，同 接著提供一既定電壓脈衝予 和該第—型半導體區接地； 衝予該控制閘極，同時提供 一型半導體區’同時將該源 本發明之又一目的係提 除方法’其中該漂浮閘極記 —第二型源極區及一第二型 内’一通道區則自該源極區 供一種漂浮閘極記憶裝置之抹 憶裝置形成於一具有第一型半 第一型半導體區與該第一型基 第一型源極區及一第一型汲極 體區内’ 一通道區則自該源極 閘極，位於該通道區上，及一 上’其包括下列步驟··首先提 該源極區’同時提供一第一相 時使該第一型半導體區接地； 該源極區，同時將該控制閘極 隨後提供一第二相對低電壓脈 一第二相對高電壓脈衝予該第 極接地。 供一種漂浮閘極記憶裝置之抹 憶裝置形成於一第一型基底， 汲極區則形成於該第—型基底 延伸至該及極區’一漂浮閘_

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五、發明說明（7) 極，位於該通 上，其包括下 極區，同時提 該第一型基底 既定電壓脈衝 基底接地；提 壓脈衝予該控 以下，就 及程式化方法 圖式簡單說明 第1 a圖係 元剖面圖。 第1 b圖係 施之程式化步 極及基底之波 第1 c圖係 施之抹除步驟 及基底之波形 第1 d圖係 之第一抹除階 第1 e圖係 之第二抹除階 第2圖係！ 道區上，及一控 列步驟：提供一 供一第一相對低 接地；提供一高 予該源極區，同 供一低於該第一 制閘極，同時將 圖式說明本發明 的實施例。 制閘極’位於該漂浮閘極 第一相對高電壓脈衝予該源 電壓予該控制閑極，同時使 於該第一相對高電壓脈衝之 時將該控制閘極和該第一型 相對低電壓之第二相對低電 該源極、第一型基底接地。 之漂浮閘極記憶裝置之抹除 顯示第861 1 2041號專利中之漂浮閘極記憶單 顯示一依據第la 驟中，提供不同 形時序圖。 顯示一依據第1 a 中，提供不同電 時序圖。 顯示第la圖 段進行抹除 顯示第1 a圖 段進行抹除 眞示本追知4 之漂 後之 之漂 後之 第3圖係顯示一依據第2圖 圖之漂浮閘極記憶單元所實 電壓予源極區、汲極區、閘 圖之漂浮閘極記憶單元所實 壓予源極區、汲極區、閘極 洋閘極記憶單元依據第1 c圖 别面圖。 浮閘極記憶單元依據第1 c圖 剖面圖。 二一漂浮閘極記憶單元。 之漂浮閘極記憶單元所實施 Η 第10頁 40397ο 五、發明說明（8) 之抹除步驟中，接#不同雷厭 养F e i * 徒供不U罨壓予源極區、汲極區、閘極、 开匕及基底之波形時序圖。 之抹ΓΛ係.顯示一依據第1圖之漂浮閑極記憶單元所實施 ::除：驟中’提供不同電壓予源㈣、汲極區、閘極、 井區及基底之波形時序圖。 =5圖係顯示一依據第2圖之漂浮閘極記憶單元實施本 =程式化/抹除步驟時’漂浮閘極記憶單元容忍度之測 咸圖。 [符號說明] 5〜記憶單元；50，70〜半導體基底；52，72〜源極區； 54 ’ 74〜汲極區；56，76〜通道區；6〇，8〇〜堆疊閘極； 62 ’ 82〜隨穿氧化物層；64，84〜漂浮閘極；66，86〜閘間 介電層；68 ’88〜控制閘極；71，73〜井通 實施例 請參照第2圖，其顯示一依據漂浮閘極記憶單元實施‘ 本追加發明抹除步驟之示意圖，漂浮閘極記憶單元一般為 具有堆疊閘極80之快閃記憶單元，例如可電性抹除及可程 式化唯讀記憶體（EEPROMs)，其形成於一具有第一型半導 體區71之第一型基底7〇，兩者並以一第二型半導體區73隔 離。上述第一型基底一般為p型基底，其以一N型井區73來 隔離P型基底70和p型井區71。另於p型井區71既定位置則 分別摻植成η型源極區72及η型汲極區74，同時於上述源極 區72與上述汲極區74之間形成通道區76。 其次’上述堆疊閘極8 〇係形成於上述ρ型井區7 1之源

11^11 第Π頁 403970 五、發明說明（9) 及極區74之間的通道區76上，且上述堆叠開極8〇 層、i t隧穿氧化物層82、一漂浮閘極84、-閘間介電 1及一控制閘極88，隧穿氧化物層82係介於p型井區 浮閉極84之間，其厚度則相對為薄，漂浮間極 要疋由複晶矽導電層組成，控制閉極88則位於漂浮閘 氛化間並以一絕緣層86隔離，例如一氧化石夕層/ 乳化矽層/氧化矽層（0N0)。 工β Q，外，4子8 1係用以提供源極電壓vs與源極區7 2，端 電壓供問極電壓VG予控制閉極88，端子85係提供沒極 ，壓VD予汲極區74 ’端子89係提供井區電射"予p型井區 、，端子90係提供井區電壓、1 型井區73，端子87則透 過-P+型摻雜區以提供基底電壓νρ、予基底7〇。在本實施 例之抹除階段中，予N型井區73之井區電，和予 =之沒極電壓^係予以漂浮狀態，基底MVP_Sub則保持 此外，依據第2圖之漂浮閘極記憶單元，係如同第 la、lb圖之母案所實施程式化步驟一般，由高閘極 形成之高電場，將使在通道區76接近汲極區二 處產生向旎之熱電子，進而，使熱電子加速越過上述 氧化物層82並注入（丨114(：1：1〇11)至上述漂浮閘極84。 由於漂浮閘極84周圍均由絕緣層如82、86所包圍故 熱電子注入至上述漂浮閘極84後，便陷入其中而無法脫 離，在負電荷（一）儲存於漂浮閘極84之情況下，其臨限 (threshold)約提高3至”，結果，當欲對此漂浮閘極記憶 第12頁 40397ο 五、發明說明（10) γϊϊϊί m制閘：88加壓至5" ’通道並未導 程式化二 上述漂浮閑極記憶單元已被 程式化但冋樣不可避免的，在上述程，干 單疋重新程式化一既定次數如丨0，00 0 =二技:°己: 74處引發(induced)電子捕獲現象，使/電二在接近二 =層82，然而上述現象，將在後續實施明 步驟後得到相當的改善效果。 不追加發明之抹除 4參閱第3圖，其顯示一依據第2圖 、^ :所=之^步·，並提供不同電壓予早 抹除^as'e)時Λ底要之/八形成時序階Y當對記憶單元進行 下。 叶其主要係分成二階段進行，現分述如 為對：：H :段E1係採閘極/源極抹除方式，亦即首先 制閘極88為高的相對電壓，例如藉 72 Μ Λ ^相對較咼源極電壓脈衝~ = 4. 3V予源極區 極88 提供相對較低間極電壓Vg = _1QV予控制閘. 底70 5 見予以接地，以提供基底電壓VP_Sub = 〇V予基 好.孚狀^離井區73和汲極區74則藉端子90、85使之處 於休净狀態f ( f 1 oa t i ng)。 装枯ί Ϊ i進行本實施例之後績的第二抹除階段£2以強化 施」此—，其係採源極抹除方式，亦即直接對源極區72 v二：定電，例如藉由端子81提供高源極電壓脈衝 ον p-w ϋ ΐΐ極區72 ’端子83'81則予以接地，以提供P型 开W 71和控制閘極ν ν 第13頁 403970 _ 五、發明說明（π) 如此在漂浮閘極84與源極區72之間會形成一橫越隨穿 氧化物層82之高電場，使陷於漂浮閘極84之負電荷（―）朝 相對源極區7 2之位置聚集，進而藉由

Fowler-Nordheim(F-N)隧道效應，使漂浮閘極84内之部份 負電何（一）被吸出（extracted)至源極區72 ° 由於在源極72與隧穿氧化物層82之間引發電洞捕獲現 象’使正電荷陷於隧穿氧化物層8 2 ’因此短期内加速了漂 浮閘極8 4内熱電子之流出，但隨之在陷於隧穿氧化物層82 之電洞的持續吸引下，使愈來愈多之負電荷被引出而陷於 隧穿氧化物層82，阻擋了熱電子的流出，並減緩抹除速 度。 然而前述現象在進行本實施例之後續的第三抹除階段 E3時’將可消除陷於隧穿氧化物層6 2之電洞，因此不會發 生愈來愈多之負電荷被吸引而陷於隧穿氧化物層62的現 象’如以下所述。 請參閱第2圖及第3圖之第三抹除階段E3，其係採通道 =除方式亦即首先為對P型井區71施加較控制閘極μ為 间的電壓，例如藉由端子89提供相對較 予二型井區71，端子83則提供相對較低開極電壓：衝-W g 1 〇 V予控制問極8 8，至於源極區7 ? 、、κ κ泰I® τ 子81使之處於漂浮狀態f (n〇a'ting)。如此在漂端 ::道區76之間會形成-橫越隧穿氧化物層82了:電場 使陷於漂浮閘極84之負電荷（一、 層W之间電％， 隼，谁而,、 （）朝相對通道區76之位置綮 杲進而藉由Fowler-N〇rdheim(F-N)隧指# & 置聚 )隧道效應，使漂浮閘 第14頁 403970 五、發明說明（12) 極84内之剩餘負電荷（—）被吸出（extracted)至通道區 76 ° 朴 同時’原先在程式化期間，陷於隧穿氧化層82之負電 ° . 述》示洋閘極84與通道區76之間形成的高電場 而被及出，肩除阻擋熱電子注入的現象。 匕外，名：# 甘弟一、第二抹除階段El、E2，陷於隧穿氧化 ί i Sit正電待（電洞）’也在第三階段E3被控制閘極8 8之 、— G 、〇V)吸入漂浮閘極84，因此不會發生在重複 式抹除動作時，使愈來愈多之負電荷被吸引而 Pa於随穿軋化物層82的現象。 Μ Ϊ外^第4圖所示’其顯示—依據第1圖之漂浮閘極 δ己憶早7L所實施之抹除步驟中，提供不同電壓予源極區、 汲極區、閘極、井區及基底之波形時序圖。Α 3Λ之/Λ在於，利用第4圖之時序圖可無須採用第2圖之 一層井區、^構，而僅需在第三階段中以加強閘極電壓至 -10V以上如約-12ν來取代井區電壓VP_W = 5V， 同的效果。 I 1運到相 上述本發明之漂浮閘極記憶裝置之抹除/程 之操作範圍，係約如表一所示。

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表一 閉/源極抹除E1 源極抹除E2 通道抹除E3 控制閘極 -6—15V 0V -6—15V P型井區 0V ον 0.5~VCC 源極 1ϊ·5 〜VCCV 6-15V ον 基底 ον ον ον ' 汲極 Floating Floating Floating N型弁區 Floating Floating Floating FN隧遵效應 其中Vcc表一系統電源電壓，例如目前使用之電源約 為3-5V 〇 ’、’ 一請參閱第5圖，其顯示一依據第2圖之漂浮閘極記憶單 元實施本發明程式化/抹除步驟時，漂浮閘極記憶單元容 忍度之測試圖，由此圖可知，記憶單元之程式/抹除循環 次數均維持在一既定臨限電壓Vth下超過1〇5次，亦即在程 式化期間，臨限電壓Vth維持在6〜7V左右，在抹除期間， 臨限電壓Vth維持在0〜IV左右，兩者並未發生靠近現象 (c 1 ose ) ’因此整個記憶陣列在程式/抹除操作期間不易發 生失誤。換言之’依據本發明之抹除（erase)及程式 (program)操作方法’其容忍度，即陣列中之記憶單元能 重新程式/抹除的次數’將不少於100, 000次。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，例如，本發明中所應用之記憶結構，並不限

403970_ 五、發明說明（14) 於實施例所引述者，其能由各種具恰當特性之裝置所置 換，且本發明抹除方法亦不限於實施例引用之電壓大小。 因此，任何熟習此項技藝者，在不脫離本發明之精神和範 圍内，當可對其作更動與潤飾，故本發明之保護範圍係視 後附之申請專利範圍界定者為準。

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Claims (1)

1. --403970 六、申請專利範圍 1. 一種以 行抹除之方法 井區之基底， 括： 提供一第 極’同時提供 —控制閘極， 提供一既 區接地；及 提供一第 對低電壓予該. 2. 如申請 中’在該抹除: 底接地，同時— 態。 3. 如申請, 漂浮閘極記憶： 井區，係另形」 離用之井區係< 4. 如申請 同時將漂浮閉^ 漂浮閘極記憶、j 5. 如申請 提供一第二相， A. A- 口/丁‘ 其中，在 1同時使I 在 漂浮閘極記憶裝置之閘/源極、基底/通道進 ’其中，該漂浮閘極記憶裝置形成於—具有 且該些閘/源極、通道位於該井區内，包 一相對高電壓予該漂浮閘極記憶裝置之—源 一第一相對低電廢予該漂浮閘極記憶裳置之' 同時將該井區接地； 定電壓予該源極，同時將該控制閘極和該井 一相對高電壓予該井區，同時提供一第二相 控制閘極，同時將該源極接地。 專利範圍第1項所述之抹除方法，其中，其 朗間係保持將該漂浮閘極記憶裝置所在之基 使該漂浮閘極記憶裝置之汲極處於漂浮狀 專利範圍第1項所述之抹除方法，其中，該 襄置所在之基底與該閘/源極、通道所在之 隔離用之井區，同時在該抹除期間該隔 f呆持於漂浮狀態。 事利範圍第1項所述之抹除方法， 座記憶裝置所在之一基底接地時 霞置之一汲極區處於漂浮狀態。 拳利範圍第1項所述之抹除方法，其中，4 + M 11f該控Μ ^極時’同時使該源極 4〇397〇 六、申請專利範圍 及該m極記憶裝置之一汲極區處於漂浮狀態。 供”專利範圍第1項所述之抹除方法，其中，提 :(=)極左區右之該第一相對高電壓約為〇·5ν至一⑽ 7·如申請專利範圍第1項所述之抹除方法，其中， 供該控制閘極之第一相對低電壓約為-6_15V左右。 U申請專利範圍第i項所述之抹除方法其中提 H左右之該第二相對高電壓約為G.5V至—系統電源電壓 9·如申請專利範圍第i項所述之抹除方法，其中，提 供該控制閘極之該第二相對低電壓約為〜6〜_i5v左右。 10.如申請專利範圍第i項所述之抹除方法，其中，提 供該源極之該既定電壓約為6〜vcc左右。 11 · 一種漂浮閘極記憶裝置之抹除方法，其中該漂浮 閘極記憶裝置形成於一具有第一型半導體區之第一型基 底，且該第一型半導體區與該第一型基底以一第二型井區 隔離，一第一型源極區及一第一型汲極區則形成於一該第 一型半導體區内’一通道區則自該源極區延伸至該汲極 區，一漂浮閘極，位於該通道區上，及一控制閘極，位於 該漂浮閘極上，其包括下列步驟： 提供一第一相對高電壓脈衝予該源極區，同時提供一 第一相對低電壓予該控制閘極，同時使該第一型半導體區 接地； 提供一既定電壓脈衝予該源極區’同時將該控制閘極

   第19頁 403970 六、申請專牙' ’ ' ' 和該型半導體區接地； 提供一第二相對低電壓脈衝予該控制閘極’同時提供 第一相對高電壓脈衝予該第一杳半導體區，同時將該源 極接地。 _ I2.如申請專利範圍第11所述之抹除方法，其中，在 同時將漂浮閘極記憶裝置所在之/基底接地時，同時使該 漂浮閘極記憶裝置之一汲極區處於漂浮狀態。 1 3 .如申g奢專利範圍第1 1項所述之抹除方法’其中， ^提供:第二相對低電壓予該控制閘極時，同時使該源極 區及該漂浮閘極記憶裝置之一汲極區處於漂浮狀態。 s 14.如申請專利範圍第1 1項所述之抹除方法，其中， 提供該源極區之該第一相對高電壓約為4.3V左右。 β 1 5 .如申晴專利範圍第1 1項所述之抹除方法，其中， 提供該控制閘極之第一相對低電壓約為—丨〇ν左右。 β 16 ·如申請專利範圍第11項所述之抹除方法，其中， 提供該基底之該第二相對高電壓約為”左右。 θ 17.如申請專利範圍第11項所述之抹除方法，其中， 提供該控制閘極之該第二相對低電壓約為-10V左右。 β 18.如申請專利範圍第1 1項所述之抹除方法，其中， 提供該源極之該既定電壓約為1 〇 V左右。 19.種漂浮閘極記憶裝置之抹除方法，其中該漂浮 閘極記憶裝置形成於一第一型基底，一第二型源極區及一 第二型汲極區則形成於該第一型基底内一通道區則自該 源極區I伸至該汲極區，一漂浮閘極，位於該通道區上’

   403970 、申請專利範圍 ^ ?極’位於該漂浮閘極上，其包括下列步驟： 笛 第 相對高電壓脈衝予該源極區，同時提供一 一相對低電壓予該控制閘極，同時使該第一型基底接 地； _ 提供一馬於該第一相對高電壓脈衝之既定電壓脈衝予 該源極區，同時將該控制閘極和該第一型基底接地； 提供一低於該第一相對低電壓之第二相對低電壓脈衝 予5亥控制閘極，同時將該源極、第一型基底接地。

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