TW396549B - The flash memory's manufacturing methods - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 60
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 239000002019 doping agent Substances 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 4
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 238000011049 filling Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 229910052770 Uranium Inorganic materials 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 2
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 239000012466 permeate Substances 0.000 claims 2
- 230000002079 cooperative effect Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 238000001764 infiltration Methods 0.000 claims 1
- 230000008595 infiltration Effects 0.000 claims 1
- 238000005192 partition Methods 0.000 claims 1
- 230000035515 penetration Effects 0.000 claims 1
- 235000015170 shellfish Nutrition 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 4
- 150000004706 metal oxides Chemical class 0.000 abstract description 4
- 239000004020 conductor Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- -1 during this process Chemical compound 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Description
A7 A7 4046twf.doc/008 B7 五、發明説明(f ) 本發明是有關於一種積體電路的製造方法,且特別是 有關於一種快閃記憶體的製造方法。 快;閃記憶體係電氣抹除式可編程唯讀記憶體 (EEPROM)的一種,其具有可寫入、可抹除、以及斷電 後仍可保存數據的優點,是個人電腦和電子設備所廣泛採 用的一種記憶體元件。 第1A圖是習知一種快閃記憶體的剖面示意圖。請參照 第1A圖,習知快閃記憶體的製作係先以隔離區101定義 基底1〇〇的記億胞區102與周邊電路區104。然後,再於 記憶胞區102的主動區上形成快閃記憶胞的堆疊閘106, 並在周邊電路區104的主動區上形成金氧半電晶體之金氧 半電容108。其中,堆疊閘106係由遂穿氧化層110、浮置 閘112、介電層114與控制閘116所組成,而金氧半電容 108則是由閘極氧化層118以及閘極導體層120所構成。 接著,再分別於記憶胞區102與周邊電路區104上形成源 極/汲極區138與源極/汲極區140,以在記憶胞區102完成 快閃記憶胞之製作,並在周邊電路區104完成金氧半場效 電晶體之製作。 請參照第1B圖,通常,爲了增加快閃記憶胞的可靠度 (Reliability),常需要在製程上加入氧化步驟,以使堆疊閘 106的浮置閘112在遂穿氧化層110上方的邊角處132產 生部份氧化,而形成氧化層134。其方法係藉由氧化層134 的形成,使位於堆疊閘106周緣之遂穿氧化層110的厚度 增加,以藉以提昇快閃記憶胞之可靠度。然而,在施行氧 化步驟時,周邊電路區104的金氧半電容108亦暴露於氧 3 本紙张尺度诚川屮囚丨乂系权彳((’NS ) 規桔(210X 297公釐) ----------- (1?1先閱讀背而之注意事項再填寫本頁)
、1T A7 B7 4046twf.d〇c/〇〇8 五、發明説明(Z ) 氣環境之中,因此,金氧半電容108之導體閘極層120亦 會發生氧化現象,而在原閘極氧化層118的邊角處133形 成氧化層135,使得最終所形成之金氧半場效電晶體之閘 極氧化層118的厚度增加,而造成周邊電路區104上所形 成之金氧半場效電晶體其飽和電流的下降,使得元件的操 作速度降低。 有鑑於此,本發明的目的就是在提供一種快閃記憶體 之製造方法,可增加快閃記憶胞之遂穿氧化層之厚度,以 提昇元件之可靠度。 本發明的另一目的是提供一種快閃記憶體之製造方 法’可以維持快閃記憶體其周邊電路之飽和電流,以提昇 元件之操作速度。 根據本發明的上述目的及其他目的,提出—種快閃記 憶體之製造方法,此方法係在基底的記憶胞區形成堆疊 閘’並且在周邊電路區上形成金氧半電容之後,在基底上 形成一層介電層,以覆蓋周邊電路區,並於堆疊閘之側壁 形成一層薄間隙壁。然後,進行離子植入步驟,以形成摻 雜區。之後’進行熱製程,使摻雜區之摻雜驅入於基底中, 並使部份堆疊閘之遂穿氧化層其邊角上方之部份浮置閘氧 化。 依照本發明實施例所述,上述在周邊電路區所覆蓋之 介電層與間隙壁的步驟,係在基底上先全面性形成一層介 電層’經罩幕覆蓋周邊電路區之介電層之後,經由回鈾刻 製程’以在堆疊閘之側壁形成薄間隙壁。而後續所進行之 熱製程’則可以是堆疊閘形成後,對基底施行的任何摻雜 4 本紙乐尺度域川屮1¾ 1¾系糾((' 巧M規;(Μ 21〇χ 297公势) - (誚先閱讀背而之注意事項再填寫本頁) 、1Τ A7 B7 4046twf.doc/008 五、發明説明(々) 步驟之後所進行的熱驅入製程。依照本發明實施例所述, 此熱製程可以是形成源極/汲極區之離子植入步驟後的熱 驅入辦程,或是形成源極/汲極區其周緣之摻雜區其離子植 入步驟之後的熱驅入製程。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: 第1A圖係繪示習知之快閃記憶體的剖面示意圖; 第1B圖係繪示第1A圖之快閃記憶體進行氧化製程之 後的剖面示意圖:以及 第2A圖至第2F圖係繪示根據本發明之一較佳實施 例,一種快閃記憶體之製造流程的剖面示意圖。 圖式之標記說明: 100、 200 基底 101、 201 隔離區 102、 202 記億胞區 104、204 周邊電路區 106 ' 206 堆疊閘 108 ' 208 金氧半電容 110 ' 210 遂穿氧化層 112 ' 212 浮置閘 114、214 介電層 116、216 控制閘 118、218 閘極氧化層 5 本紙张尺度诚川屮( (,NS )八4坭梠(210X297公梦—) ---------rk.-- (对先閱讀背而之注^^項再填寫本頁)
*1T ^、々.:·Γ屮^:^;?-"u Τ,消於":5:权印4'!^ A7 A7 4046twt'.doc/008 B7 五、發明説明(w ) 120、220 閘極導體層 132 ' 133 區域 13,4 ' 135 ' 234 氧化層 138 ' 140 源極/汲極區 222 介電層 223,226 罩幕層 224 間隙壁之厚度 225 介電層之厚度 227,236 離子植入 228,228a,238,240 摻雜區 230,242 熱製程 232 浮置閘之邊角區 238a,240a 源極/汲極區 實施例 第2A圖至第2F圖係繪示根據本發明之一較佳實施 例,一種快閃記憶體之製造流程的剖面示意圖。 首先,請參照第2A圖,在基底200中形成隔離區201, 以定義出基底200之記憶胞區202與周邊電路區204的主 動區。接著,在記憶胞區202的主動區上形成快閃記憶胞 的堆疊閘206,並在周邊電路區204的主動區上形成金氧 半電晶體之金氧半電容208,此金氧半電容208或可稱爲 閘極208。其中,快閃記憶胞之堆疊閘206係由遂穿氧化 層210、浮置閘212、介電層214與控制閘216所組成。而 金氧半電晶體之金氧半電容208則是由閘極氧化層218以 及閘極導體層220所構成。遂穿氧化層210與閘極氧化層 6 本紙张尺度述州屮积1^樣彳((-奶)/\4現柁(210/ 297公釐) ("先閱讀背而之注意事項再填寫本頁)
'1T ΑΊ ΑΊ 4〇46t\vf.do〇/〇1 B7 五、發明説明(() 218可以經由熱氧化法以形成之。浮置閘212以及控制閘 216則均可經由化學氣相法沈積複晶矽層以獲致。閘極導 體層^20其材質可爲化學氣相沈積之複晶矽單獨形成,亦 可再與金屬結合’而產生金屬複晶矽化合物和複晶矽之雙 層結構,以提昇閘極導體層220之導電性。複晶矽之導電 性係藉由摻入其中之雜質而產生,而雜質摻入的方法可以 採用沈積時同時摻入’或沈積後藉離子佈植程序而達到目 的。而介電層2M之材質例如爲氧化矽/氮化矽/氧化矽之 結構所構成。 接著,請參照第2B圖,在基底200上形成一層介電層 222以覆蓋記憶胞區202與周邊電路區204。介電層222 之材質例如是化學氣相沈積法所形成之氧化矽或氮化矽, 其厚度係足以在後續熱製程中防止氧氣滲入此介電層222 而與閘極導體層220產生氧化者,其較佳的厚度約爲 50A〜2〇〇A左右。然後,在基底200上形成一層罩幕層223, 以覆蓋基底200之周邊電路區204,裸露出基底200的記 憶胞區202。罩幕層223之材質例如是光阻,其形成的方 法例如是以塗佈的方式在基底200上先全面性圖形成一層 光阻層,再經由曝光與顯影以定義其圖案。 其後,請參照第2C圖,進行非等向性回蝕刻,較佳的 方式例如是以電漿蝕刻法,以去除未被罩幕層223所覆蓋 的部份介電層222,並使留在堆疊閘200之側壁的介電層 222形成薄間隙壁222b,而位於周邊電路204上的介電層 222a則因爲罩幕層223的保護而保留下來。薄間隙壁222b 將因爲非等向性回蝕刻製程,而使其之厚度224減少,而 ------訂------κ — ("先閱讀背而之注意事項再填寫本頁) 打-"·部屮 "π 1,7;,if ^ 1 本紙张尺度成川中( ( NS ) /\4規抬(210X297公漦) 2 4046twf. doc/008 A7 B7 五、發明説明(t) 低於介電層222a之厚度225。其後,去除罩幕層223,並 在基底200上形成另一層罩幕層226,此罩幕層226之材 質例印是光阻,其覆蓋基底200的周邊電路區204與部份 的記憶胞區202。接著,進行離子植入製程227,以將摻雜 植入於記憶胞區202,而在記憶胞區202中形成摻雜區 228 ° 之後,請參照第2D圖,去除罩幕層226。然後,進行 熱製程230,以使摻雜區228之摻雜活化、並驅入於基底 200之中,而形成摻雜區228a。由於熱製程係在含有氧氣 的環境下進行,因此,在此過程中,氧氣將會由薄間隙壁 222b與基底200之介面滲入,而使遂穿氧化層210之邊角 處232上方的浮置閘212部份氧化,而形成氧化層234 ’ 以提昇快閃記憶胞的可靠度。而周邊電路區204則有厚度 足以防止氧氣滲入之介電層222a的保護,因此,在進行熱 製程時,周邊電路區204上所形成之金氧半電容208其閘 極導體層220並不會發生氧化的作用,使整個金氧半電容 208之閘極氧化層218的厚度維持一定,而不會影響周邊 電路區204上所形成之金氧半電晶體的飽和電流。 其後,請參照第2E圖,進行離子植入製程236,以將 摻雜植入於基底200之中,而在記憶胞區202與周邊電路 區204分別形成摻雜區238與摻雜區240。 最後,請參照第2F圖,進行熱製程.242,以使摻雜區 238與摻雜區240之摻雜活化、並驅入於基底200之中’ 以做爲源極/汲極區238a與源極/汲極區240a。由於熱製程 242係在含有氧氣的環境下進行,因此,上述使閘極氧化 8 木紙张尺度这州屮同丨*^·:枵今(rNS 規梠(210X297公漦) "先閱讀背而之注意事項再功寫本頁) ,?τ 4046twf.d〇c/008 A7 B7 五、發明説明O ) 層210之邊角處232上方的閘極導體層212部份氧化而形 成氧化層234的步驟亦可以選擇在此過程中進行。 事賓上,本發明形成氧化層234的熱製程,並不限定 I 於上述較佳實施例之所述的二種情況之下,而是可以適用 於各種型態的快閃記憶胞之製程當中,且其施行的步驟可 以是進行各種離子植入步驟之後的熱驅入製程、回火製程 或製程之中所另外施加的熱製程。 綜上所述,本發明的優點在於: 1. 本發明可以增加快閃記憶體的可靠度。 2. 本發明可以在增加快閃記億體之可靠度的同時兼顧 其周邊電路區上所形成之金氧半電晶體的飽和電流。 3. 本發明的製程均與現有的製程相容,極適合廠商的 生產安排。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。
9 本紙张尺度这川屮K 1.¾_( ('NS ) Χ^ΰΓ7 2Ι〇Χ297公FT (¾先閱讀背而之注意事項再填寫本頁)
、1T
Claims (1)
- A8 B8 4046twf.doc/008 C8 D8 六、申請專利範圍 1. 一種快閃記憶體的製造方法,包括下列步驟: 提供一基底,該基底具有一記憶胞區與一周邊電路 區,且該記憶胞區已形成形成一堆疊閘,該周邊電路區已 形成一金氧半電容,其中該堆疊閘至少具有一遂穿氧化層 與一浮置閘; 於該周邊電路區上覆蓋一介電層; 於該堆疊閘之側壁形成一薄間隙壁;以及 進行熱製程,使所使用之氣體由該薄間隙壁與該基底 之界面滲透,以氧化部份該遂穿氧化層之邊角上方的部份 該浮置閘。 2. 如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中形成該介電層之步驟包括以化學氣相沈積法形成 氧化矽與氮化矽其中之一。 3. 如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中該介電層之厚度係足以防止該熱製程所使用之氣 體滲入而使該金氧半電容產生氧化者。 4. 如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中該薄間隙壁之材質包括以化學氣相沈積法形成氧 化矽與氮化矽其中之一。 - 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 5. 如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中該熱製程所使用之氣體包括氧氣。 6. 一種快閃記憶體的製造方法,包括下列步驟: 提供一基底,該基底具有一記憶胞區與一周邊電路 區,且該記憶胞區已形成形成一堆疊閘,該周邊電路區已 形成一金氧半電容,其中該堆疊閘至少具有一遂穿氧化層 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) A8 B8 4046twf.doc/008 C8 D8 六、申請專利範圍 與一浮置閘; 於該基底上形成一介電層; 於該基底上形成一罩幕層以覆蓋該周邊電路區上方之 該介電層; 進行非等向性回蝕刻,以去除部份該介電層,並使留 下之該介電層在該堆疊閘之側壁形成一薄間隙壁; 去除該罩幕層; 進行離子植入步驟,以將摻雜植入於部份該記憶胞區 與部份該周邊電路區;以及 進行熱驅入步驟,以使該摻雜驅入於部份該基底之 中,而在該記憶胞區形成一第一源極/汲極區、在該周邊電 路區形成一第二源極/汲極區,並使該熱驅入步驟所使用之 氣體由該薄間隙壁與該基底之界面滲透,使部份該遂穿氧 化層之邊角上方的部份該浮置閘氧化。 7. 如申請專利範圍第6項所述之快閃記憶體之製造方 法,其中該介電層之厚度係足以防止該熱製程所使用之氣 體滲入而使該金氧半電容產生氧化者。 經濟部中央橾率局具工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 8. 如申請專利範圍第6項所述之快閃記憶體之製造方 法,其中形成該介電層之步驟包括以化學氣相沈積法形成 氧化矽與氮化矽其中之一。 9. 如申請專利範圍第6項所述之快閃記憶體之製造方 法,其中該罩幕層之材質包括光阻。 10. 如申請專利範圍第6項所述之快閃記憶體之製造方 法,其中該熱驅入步驟所使用之氣體包括氧氣。 11. 如申請專利範圍第6項所述之快閃記憶體之製造方 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 4046twt'-d〇c/008 C8 D8 六、申請專利範圍 法,其中該非等向性回蝕刻之方法包括電漿鈾刻法。 12. —種快閃記憶體的製造方法,包括下列步驟: 提供一基底,該基底具有一記憶胞區與一周邊電路 區,且該記憶胞區已形成形成一堆疊閘,該周邊電路區已 形成一金氧半電容器,其中該堆疊閘至少具有一遂穿氧化 層與一浮置閘;‘ 於該基底上形成一介電層; 於該基底上形成一第一罩幕層以覆蓋該周邊電路區上 方之該介電層; 進行非等向性回蝕刻,以在該堆疊閘之側壁形成一間 隙壁; 去除該第一罩幕層; 於該基底上形成一第二罩幕層,以覆蓋該周邊電路區 與部份該記憶胞區; 進行一第一離子植入步驟,以將一第一摻雜植入於部 份該記憶胞區; 去除該第二罩幕; 經濟部中央揉率局負工消費合作社印装 --------------訂 (請先閲讀背面之注意事項再填寫本頁) 進行一第一熱驅入步驟,以使該第一摻雜驅入於部份 該基底之中,而在該記憶胞區形成一摻雜區,並使該第一 熱驅入步驟所使用之氣體由該間隙壁與該基底之界面滲 透,以氧化部份該遂穿氧化層之邊角上方的部份該浮置 閘; 進行一第二離子植入步驟,以將一第二摻雜植入於部 份該記憶胞區與部份該周邊電路區;以及 進行一第二熱驅入步驟,以使該第二摻雜驅入於部份 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 39654S 4046twi .doc/008 A8 B8 C8 D8 六、申請專利範圍 該基底之中’而在該記憶胞區形成一第一源極/汲極適,並 在該周邊電路區形成一第二源極/汲極區。 % U.如申請專利範圍第I2項所述之快閃記憶體之製造 方法’其中該介電層之厚度係足以防止該熱製程所使用= 氣體滲入而使該金氧半電容產生氧化者。 14. 如申請專利範圍第12項所述之快閃記憶體之製造 方法’其中形成該介電層之步驟包括以化學氣相沈積法形 成氧化矽與氮化矽其中之一。 15. 如申請專利範圍第12項所述之快閃記憶體之製造 方法’其中該第一與該第二罩幕層之材質包括光阻。 16. 如申請專利範圍第12項所述之快閃記憶體之製造 方法’其中該第二熱驅入步驟所使用之氣體包括氧氣。 I7·如申請專利範圍第12項所述之快閃記億體之製造 方法’其中該非等向性回蝕刻之方法包括電漿蝕刻法。 --------/1裝------訂 (请先《讀背面之注意事項再填寫本頁) 經濟部中央橾率局貝工消费合作社印*. 本紙張尺度適用中國國家棣丰(CNS ) A4規格(210X297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087121255A TW396549B (en) | 1998-12-19 | 1998-12-19 | The flash memory's manufacturing methods |
US09/241,759 US6294428B1 (en) | 1998-12-19 | 1999-02-01 | Method of forming a flash memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087121255A TW396549B (en) | 1998-12-19 | 1998-12-19 | The flash memory's manufacturing methods |
Publications (1)
Publication Number | Publication Date |
---|---|
TW396549B true TW396549B (en) | 2000-07-01 |
Family
ID=21632383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087121255A TW396549B (en) | 1998-12-19 | 1998-12-19 | The flash memory's manufacturing methods |
Country Status (2)
Country | Link |
---|---|
US (1) | US6294428B1 (zh) |
TW (1) | TW396549B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102254952A (zh) * | 2010-05-17 | 2011-11-23 | 常忆科技股份有限公司 | 双多晶硅闪存的堆叠式电容器及其制造方法 |
CN105870067A (zh) * | 2015-01-22 | 2016-08-17 | 中芯国际集成电路制造(上海)有限公司 | P沟道快闪存储器的制作方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6674121B2 (en) * | 2001-12-14 | 2004-01-06 | The Regents Of The University Of California | Method and system for molecular charge storage field effect transistor |
US6756619B2 (en) | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
US7169667B2 (en) | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
KR101079875B1 (ko) * | 2004-03-26 | 2011-11-03 | 매그나칩 반도체 유한회사 | 복합 반도체 소자 및 그 제조 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
US5940709A (en) * | 1997-12-18 | 1999-08-17 | Advanced Micro Devices, Inc. | Method and system for source only reoxidation after junction implant for flash memory devices |
-
1998
- 1998-12-19 TW TW087121255A patent/TW396549B/zh not_active IP Right Cessation
-
1999
- 1999-02-01 US US09/241,759 patent/US6294428B1/en not_active Expired - Lifetime
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CN105870067A (zh) * | 2015-01-22 | 2016-08-17 | 中芯国际集成电路制造(上海)有限公司 | P沟道快闪存储器的制作方法 |
CN105870067B (zh) * | 2015-01-22 | 2019-07-16 | 中芯国际集成电路制造(上海)有限公司 | P沟道快闪存储器的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
US6294428B1 (en) | 2001-09-25 |
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