TW396505B - Dielectric separate type semiconductor device - Google Patents

Dielectric separate type semiconductor device Download PDF

Info

Publication number
TW396505B
TW396505B TW087118758A TW87118758A TW396505B TW 396505 B TW396505 B TW 396505B TW 087118758 A TW087118758 A TW 087118758A TW 87118758 A TW87118758 A TW 87118758A TW 396505 B TW396505 B TW 396505B
Authority
TW
Taiwan
Prior art keywords
layer
diffusion layer
type
substrate
conductive
Prior art date
Application number
TW087118758A
Other languages
English (en)
Inventor
Kiyonari Kobayashi
Original Assignee
Nippon Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co filed Critical Nippon Electric Co
Application granted granted Critical
Publication of TW396505B publication Critical patent/TW396505B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

經濟部中央標率局員工消費合作社印製 A7 B7 五、發明説明（f ) 發明背景 發明領域 本發明俗有關於針對為介電區域所隔離之較高耐電壓 之半導體元件之電介質隔離型半導體裝置。 相關技術之說明 在包含有處理高電壓與大電流之半導體元件之積體電 路或所諝的功率1C以及高耐電壓1C的領域中，為避免値 別元件交互作用的影響，以電介質隔離元件傜為有效。 其中，該範例包含藉由一絶緣膜之緊密接合而將二値矽 基板接合在一起且一所欲厚度之矽層傺藉由研磨而形成 之SOI基板；以及氧離子被植入矽基板以在高溫作處理且 一層二氧化矽膜（簡稱為氧化膜）傺被形成於表面下某深 度之SIM0X基板。在該SOI基板與SIM0X基板中，為進一 步隔離在横向的元件，另一絶緣區傺被形成以包圍元件 並延伸至基板内部的絶對膜，以完成値別元件區為介電 材料所完全隔離之I C。 另一方面，在SOI基板中，藉著形成於内部絶緣膜（簡 稱為嵌埋式絶緣膜），基板正面，亦即元件形成區，舆 基板背面偽被電隔離，但為保有元件之耐電壓，其通常 藉著固定基板之電位為之。 形成於SOI基板上之高耐電壓元件之範例俗如下所录 。第1圖傺為以介電區所隔離之M0SFET之簡易平面圖。 在為溝渠隔離區4所包圍之元件形成區20中，一汲極場 1、一源極場2與一閘極多晶矽膜3偽被列置，而且為 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---..--*---UD衣------IX------ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Μ Β7 五、發明説明（> ) 獲得高耐電壓，該汲極場1傺被置於遠離閘極多晶矽膜 3邊緣的位置。 第2圖偽為沿著如第1圖所示之HOSFET之線A-A的剖 面圖，其並画示反轉偏壓被施加於汲極與源極之間時之 空乏區模式。在含有一第一矽基板（P -型）14、一嵌埋式 氣化膜層12以及一第二矽基板（P -型）15之SOI基板17之 SOI層16中，一 p通道M0SFET傺被形成。該SOI層16係藉 由元件隔離氧化膜13所被嵌埋於其中之溝渠隔離區4， 而被隔離成元件；而一 P~汲極擴散層10、一 P+源搔擴散 層6以及一 n +背閘極擴散層7僳被形成於觸及嵌埋式 氣化膜12之η-擴散層11中；又另一 p +汲極擴散層5傺 被形成於Ρ—汲極擴散層10中。再者，藉由閛極氣化膜9 ，一閘極多晶矽膜3俗被形成於場氣化膜8上方。 在該Ρ通道M0SFET中，雖然源極與汲棰間的耐電壓 傷由Ρ—汲極擴散層10與η-擴散層11間的接面耐電壓 所決定，但藉由施加與汲極相同的偏壓至SOI基板背面 1 9 ,則較接面耐電壓為高的耐電壓將可被實行。更特別 地是，將連接至Ρ +汲極擴散層5之汲極電壓（未圖示）與 連結至SOI基板背面19之背電極（未表示於圔中）設定於 接地電位，則當一正電位被施加於連接P +源極擴散層 6與η +背閘極擴散層7間之源極電極（未圖示）以及連 接至闊極多晶矽膜3之闊槿電極（未圔示）時，一空乏層 將散佈於Ρ—汲極擴散層10與η-擴散層11之接面中，而 一空乏層亦將散佈於位於嵌埋式氣化膜12上方之η- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) '襞. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（》) 擴散層11中，藉著進一步提昇該電位，該二空乏層將被 連接在一起，而一空乏區18將被形成。因此，由於該空 乏層被連接，所以，在p-汲極擴散層10與11~擴散層11 接面之電場將被減少，所以較本質接面耐電壓為高之耐 電壓將可被執行。 然而，在傳統高耐電壓元件中，其將要求施加一接地 電位於SOI基板背面。形成1C的矽晶Η通常以樹脂密封 之，並被加工以使得連接於矽晶Η上電極之端子被拉出 樹脂外，而在該狀況下，連接至矽晶Η背面之端子僳為 所需。在一般模式封裝中，藉由使用導電材料並將端子 拉出樹脂外而電連接矽晶片背面與外引脚偽為可能的。 然而，由於近來電子裝置變得更小且更輕，所以1C可藉 由諸如晶Η在板上（C0B)與晶Η在膜上（C0F)等不同的嵌 裝方法而被嵌裝之，且連接至晶片背面之端子通常不易 被提供。但是，在該傳統高耐電壓元件之結構中，若一 接地電位未被施加於SOI基板背面，則元件的耐電壓將劣 化。 本發明之概要 本發明之一目的傺為提供一能夠避免元件耐電壓劣化 於未形成一電極在SOI基板背面的情況下並能夠獲得髙 耐電壓於未形成一電極在SOI基板背面的情況下之電'介 質隔離型半導體裝置。 根據本發明之電介質隔離型半導體裝置傜為將以介電 區所相互隔離之複數個元件層狀化於具有為嵌埋式絶緣 膜法所絶線並隔離之基板正面與基板背面之SOI基板表面 -5 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂· 0T. A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 4 ) 1 上 方 之 電 介 質 隔 離 型 半 導 體 裝 置 f 其 包 括 有 為 介 電 區 所 1 1 隔 離 之 一 第 一 導 電 型 的 擴 散 層 一 被 形 成 第 一 導 電 型 擴 1 1 散 層 表 面 之 更 薄 的 第 二 導 電 型 擴 散 層 9 以 及 被 提 供 於 鄰 請 1 先 1 接 穿 過 介 電 區 之 第 導 電 型 之 擴 散 層 之 區 域 中 的 電 極 ί 閱 讀 其 中 > 當 施 加 一 反 轉 偏 壓 於 第 二 導 電 型 擴 散 層 接 面 時 背 1 i 之 1 9 與 第 二 導 電 型 擴 散 層 相 同 的 電 位 僳 被 施 加 於 電 極 〇 注 意 1 1 在 本 電 介 質 隔 離 型 半 導 體 裝 置 中 9 為 電 搔 所 連 接 之 區 拳 項 1 I 再 ,.*~ι 域 將 可 藉 由 電 介 質 區 而 進 —·. 步 與 外 部 隔 離 〇 填 寫 本 k 其 他 本 發 明 之 電 介 質 隔 離 型 半 導 體 裝 置 將 包 含 —1 位 於 頁 '〆 1 I SO I基板正面之第二導電型S 0 1 層 9 其 中 該 so I基板俗藉 1 1 由 將 緣 膜 置 於 第 二 導 電 型 之 第 一 與 第 二 半 導 am 腰 基 板 間 i 1 而 將 其 接 合 所 形 成 一 用 以 隔 離 元 件 之 溝 渠 隔 m Rtt 區 9 其 訂 傜 藉 由 在 第 二 導 電 型 之 so I層中的絶緣膜將溝渠嵌埋而 1 將 元 件 形 成 匾 包 圍 的 方 式 為 之 具 有 形 成 於 元 件 形 成 區 1 | 中 之 第 二 導 電 型 擴 散 層 之 半 導 體 元 件 f 以 及 一 形 成 於 為 1 1 溝 渠 隔 離 區 所 包 圍 之 元 件 形 成 匾 外 的 電 極 9 其 中 相 同 的 ! 1 電 位 將 施 加 於 第 二 導 電 型 擴 散 層 與 電 極 〇 ψ 在 本 電 介 質 隔 離 型 半 導 體 裝 置 中 9 半 導 辰 元 件 僳 為 諸如 1 1 M0 S電晶體等， 而在本案例中- -第- -導電型擴散層偽被 1 1 形 成 於 元 件 形 成 區 中 » 且 第 二 導 電 型 擴 散 層 傷 為 形 成 於 1 I 該 第 一 導 電 型 擴 散 層 表 面 上 之 汲 極 擴 散 層 〇 該 半 導 體 元 1 1 件 具 有 一 第 二 導 電 型 源 極 擴 散 層 與 一 形 成 於 第 一 導 電 型 1 擴 散 層 表 面 之 第 一 導 電 型 背 閘 極 擴 散 層 以 及 一 形 成 於 汲 1 ! 極 擴 散 層 與 源 極 擴 散 層 間 6 之 基 板 上 的 闊 極 電 搔 層 〇 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公筇） 五、發明説明（， A7 B7 經濟部中央標準局員工消費合作社印製 罾 一 區外將電 U 係電佈 δ 置 1ί 之足 平 A 於II散區域 SISOS位Η散 面便 wA- 層so擴離區 二鄰so電包免I®體U'JS背子。ET線 散型部隔的 第相於之步避so導1½㈣ Η 端伸SF的 擴電外渠接 與之極極一被 為半㈣Mil晶出延MoET 部導之溝連。加區電電進將 锢型 矽抽被 統SF 巨時 β 外二型將所離施電一.與以域 數離siBIF至面將 傳MO 型第電而極隔由介成層匾區 複隔fBtffi接正圍 之 統 電之導區電域藉過形散離之 集質 連片範 離 傳 導部二離則區偽越必擴隔地 聚介須晶用 隔 之 二外第隔，部壓於不之渠接 在電ISI»無矽應 所 示 第區至渠圍外電供將型溝為 ，的SOSO明從的 區 所 一離接溝包其耐提其電二定 明件於於發僅法 電 圖 I 成隔連二域與高被，導第設 發元極供本，裝 介 1? 形渠被第匾步一至此二成被 本之電提，時嵌 一 第_ 著溝可一的一 ，位因第形則。據離一被此1C之 以 如 藉之將成接進中電。於箸，板根隔成極因裝置 示 著 ，區極形連而明之得加藉域基，互形電。嵌裝 圖 沿 中離電由所區發同獲施。區體述相需與得在體明為 為 明隔則藉極電本相而被地之導所所不，獲且導説係 俗 發件，，電介在層極 C 接接半處極並位被而半單圖 圖 本元上者之由外散電面如連個此電其電將，而簡 1 ;2 在過面或上藉此擴之背諸所整如之，地壓子，式第圖第 越表。部可 型中板為極於 上中接電端夠圖 面 nn f n^. mi m .1, y In . 1 *.^ »J —i i-1 nn Iτ.ν - -- 条 、v'口 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
Λ7 B? 五、發明説明（t ) 之剖面圖； 第3圔傜為圖示根據本發明之第一實施例之以一介電 區所隔離之MOSFET的平面圔；
^圖傺為沿箸如第3圔所示之MOSFET的線B-B之剖 ffi R 傜為圔示根據本發明之第二實施例之以一介電 區所Μ 0 S F E T的平面圖。 較佳實之説明 本發明之較佳實施例傺參考附圔而被特別地説明如下 。第3圖傺圖示根據本發明之第一個實施例之電介質隔 離型半導體裝置，而第4圖傜為沿箸第3圖的線Β-Β之 剖面圔。該電介質隔離型半導體裝置傜為以一介電區隔 離之 MOSFET。 (讀先間讀背面之注意事項再填寫本頁) 裝. 訂 如第3圖所示， 汲極場1、 源極場2以及一閘極 多晶矽膜3 區2 0中，而 位置，以獲得一高耐電壓。再者， 偽被排列於 經濟部中央標準局員工消費合作社印聚 之一空乏區 第一矽基板 基板（Ρ-型） 15之SOI基板17之SOI層16之上方。該SOI層 件隔離氧化膜1 3嵌埋於其中之溝渠隔離區4 傜被置於為溝渠隔離區4所包圍之元件形成 汲極場1傺位於遠離閘極多晶矽膜3邊緣之 -元件形成區外場2 1 溝渠隔離區4之外部。 第4圖亦圖示當一反轉偏壓被施加於汲極與源極間時 模式。一 Ρ通道Μ 0 S F Ε Τ傺被形成於包括有一 (Ρ -型）14、一嵌埋式氧化層12以及一第二矽 1 6具有為元 所隔離之元件。在觸及嵌埋式氧化膜12之η—擴散層11 -8 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公浼） A7 B7 五、發明説明（9 ) 的表面上方，一 P—汲極擴散層10、P +源極擴散層6以 及η +背閘極擴散層7傺被形成；又另一 P +汲極擴散層 5傜被形成於ρ_汲極擴散層10之表面上。再者，藉由聞 極氣化膜9 , 一多晶矽膜3傺被形成於場氧化膜8上方。 再者，越過溝渠隔離區4 , 一外部Ρ +镔散層2 2係被形 成於其在外部之第一矽基板14的表面上。 所組成之M0SFET的操作偽被説明於下，藉著施加一接 地電位至將建接至汲極場1之Ρ +汲極擴散層5之汲極 電極（未圖示）與連結至元件彫成區外場2 1之外部ρ +擴 散層22之外部電極（未圔示）；以及施加一正電位於連接 至源極場2之ρ +源極擴散層6與η +背閘極擴散層7之 源極電極（未圖示）與連接至閘極多晶矽膜3之閘極電極 (未圖示）時，則一空乏層將散佈於Ρ -汲極擴散層1 0與 η 一擴散層11之接面中，而一空乏層亦將散佈於位於嵌 埋式氣化膜12上方之η_擴散層11中。藉箸進一步提昇 源極電極與閘極電極之電位，該二空乏層將被連接在一 起，而一空乏區18將被形成。藉著該空乏層的連接，藉 由與習知技術之施加接地電位至S0 I基板背面之方法相 同的作用和效果，在汲極擴散層10與η -擴散層11接 面間之電場將被減少，所以較接面耐電壓為高之耐電壓 將可被執行。 ^ 本現象將被進一步説明如下。因為源極電極（未圔示） 具有一高正電位，所以該高正電位亦將出現於η -擴散層 11之元件隔離氣化膜13之周圍，且該電位隨距離η +背 -9 - 本紙张尺度適/丨】屮囤國家抒卑（CNS ) Λ4規格（210X297公釐） (誚先閱讀背而之注意事項再访寫本") 、1Τ A7 B7 五、發明説明（# ) 閘極擴散層7之增加而減少。因為該外部電極（未画示） 具有一接地電位，所以為元件隔離氧化膜1 3所隔離之區 域外的整値第一矽基板（P -型）14亦具有一接地電位，因 而在元件隔離氧化膜13二邊具有大電位差。此外，因為 二氧化矽的特殊介電常數傺大約為矽的1 / 3或更低，所 以在該狀況下，元件隔離氧化膜1 3像為電位差之電壓的 主因。另一方面，雖然無電極被連接至SOI基板17的背 面1 9 ,其傜處於漂浮電位狀態，但位於源極電極（未圔 示）所連接之η +背閘極擴散層7正下方之第二矽基板 (Ρ -型）1 5的嵌埋式氧化膜1 2四週，一接近接地電位之電 位傺藉由穿過嵌埋式氧化膜1 2之靜電誘發而産生。此像 因為嵌埋式氣化膜1 2條.串速連接至元件隔離氧化膜1 3 , 且和元件隔離氣化膜13—樣，該嵌埋式氧化膜12亦為存 在於二側之電位差的主因。因此，與SOI基板表面19被 設定於接地電位時一樣的空乏區18偽被形成，所以元件之 耐電壓將更高。 第5圖偽為圖示根據本發明之第二實施例之為介電區 所隔離之M0SFET。在第5圔中，與第3圖及第4圖相同 的元件將被給定為相同的參考數字，且其細節説明將被 省略。一汲極場1、一源極場2以及一閘極多晶矽3傺 被置於為溝渠隔離區4所包圍之元件形成區20中，而汲 極場1偽位於遠離閘極多晶矽膜3邊緣之位置，以獲得 一高耐電壓。再者，另一溝渠隔離區23傺被形成於溝渠 隔離4之外，以將溝渠隔離區4包圍。一元件形成區外 -10- 本纸张尺度適川中围國家標率（CNS ) Λ4規格（2丨0X297公釐） (誚先閱讀背面之注意事項再填荇本頁 丨'裝·
、1T A7 B7 五、發明説明（9 ) 圍隔離區2 4傜被排列於此二者間。一元件形成區外場2 1 傜被排列於該元件形成區外圍隔離區24中。 因此，在本實施例所組成的Μ 0 S F E T中，當藉箸連接一 外部電極（未圖示）而將一接地電位施加在形成於元件形 成區外場21的ρ +擴散層（未圔示）時，與第一個實施例 不同的是，由於溝渠隔離區2 3之更外部區域傜非設定於 接地電位，因此整値第一矽基板（Ρ - ) 1 4僳非設定於接地 電位。 如此處所述，根據本發明，在聚集複數値為SOI基板 上之介電區所相互隔離之元件的電介質隔離型半導體裝 置中，其並不需形成一電極於被設定為接地電位之SOI 基板背面，與電極被提供於S 0 I基板背面時相同的高耐 電壓將被獲得。因此，本發明無須連接至矽晶Η背面之 端子，而且在嵌裝1C時，僅從矽晶片正面抽出端子便足 夠，而半導體裝置之嵌裝法的應用範圍傜被延伸。 (誚先閱讀背面之注意事項再填寫本頁 裝- 訂 -11- 本紙張尺度適州中國國家標準（CNS ) Α4規格（210Χ297公釐） A7 B7五、發明説明（、° ) 經濟部中央標準局員工消費合作社印製 參考元件説明 1 ........汲極場 2 ........源極場 3 ........閘極多晶矽膜 4 ........溝渠隔離區 5 ........p +型汲極擴散層 6 ........p +型源極擴散層 7 ........η +型背閘極擴散層 8 ........場氧化物膜 9 ........閘極氧化膜 10 .......Ρ —型汲極擴散層 11 .......η -型擴散層 12 .......嵌埋式氧化膜 13 .......元件隔離氧化膜 14 .......第一矽基板 15 .......第二矽基板 16 .......矽在絶緣體上層 17 .......矽在絶緣體上基板 1 8.......空乏區 19 .......矽在絶緣體上基板背面 20 .......元件形成區 21 ........元件形成區外場 22 .......外部Ρ +型擴散層 23 .......溝渠隔離區 2 4.......元件形成區外圍隔離區 -12- (請先閲讀背面之注意事項再填寫本頁) 裝, 訂 W— 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）

Claims (1)

  1. S96505 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 穴、申請專利範 圍 1 1 I 1 , 一 種 電 介 質 隔 離 型 半 導 體 裝 置 9 包 括 1 1 I 一 具 有 為 嵌 埋 式 絕 緣 膜 所 絶 緣 並 隔 離 之 基 板 正 面 與 1 1 基 板 背 面 之 so I基板， 以及 /-—X 讀 此 1 1 聚 集 在 該 so I基板表面上且為_ -介電區所相互隔離 Η ft 1 背 之 複 數 個 元 件 該 元 件 包 括 之 1 為 該 介 電 區 所 隔 離 之 第 —► 導 電 型 的 擴 散 層 > 注 意 I 事 1 一 被 形 成 於 第 — 導 電 型 擴 散 層 表 面 上 之 更 薄 的 第 二 再 1 導 電 型 擴 散 層 9 填 寫 本 1 一 被 提 供 於 鄰 接 越 過 該 介 電 區 之 第 一 導 電 型 之 該 擴 頁 、W' 1 1 散 層 區 域 中 的 電 極 * 以 及 1 I 用 以 施 加 一 反 轉 偏 壓 於 第 二 導 電 型 之 該 擴 散 層 接 面 1 1 9 並 施 加 舆 第 二 導 電 型 之 該 擴 散 層 相 同 的 電 壓 於 該 電 1 訂 極 之 裝 置 〇 1 1 2 .如 申 請 專 利 範 圍 第 1 項 之 電 介 質 隔 離 型 半 導 體 裝 置 9 1 I 其 中 為 該 電 極 所 連 結 之 區 域 將 可 藉 由 電 介 質 區 而 進 一 1 I 步 與 外 部 隔 離 0 1 3 , ~^ 種 電 介 質 隔 離 型 半 導 體 裝 置 包 活 一 位 於 SO I基板正面之第二導電型SOI 層 > 其 中 該 SOI 1 I 基 板 傜 藉 由 將 絶 緣 膜 置 於 第 二 導 電 型 之 第 一 與 第 二 半 1 1 導 體 基 板 間 而 將 其 接 合 所 形 成 ) 1 一 用 以 隔 離 元 件 之 溝 渠 隔 離 區 其 偽 藉 由 在 第 二 導 1 I 電 型 之 SO I層中的絶緣膜將溝渠嵌埋而將元件形成區 1 包 圍 的 方 式 為 之 5 1 具 有 形 成 於 該 元 件 形 成 區 中 之 第 二 導 電 型 擴 散 層 之 1 -1 3- 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 396505 A8 B8 C8 D8 申請專利範圍 經濟部中央標率局員工消費合作社印製 的 電 ，$ 電汲 ，一極層 ，元1;,，上區 外 該 置 U 導之 置與閘散 置該ϊ±。 置部的 區 於 裝彡二上 裝層背擴 裝過 Η 層裝外接。 成 壓 ，體丨第面 體散型極 體越1¾散體區連離 形 電 導，該表 導擴電源 導一 U 擴導離所隔 有 3 件 的 半 I、 而層 半極導該 半於so部半隔極域 亘( 元 同 型 ί ,散 型源一與 型成型外型渠電區 之 相 離 層擴 離型第層 離形電之離溝該部 圍 層 隔— 散型 隔電之散 隔被導型隔該中外 體 包 散 質曰曰擴電 質導面擴 質偽二電質將其其 所 擴 介 ^型導 介二表極 介層第導介而，與 區 型 電 S 電一 電第層汲。電散之二電區圍步 離 電 之ΗΟ導第 之 I 散該層之擴外第之離包一 隔 導 項為一該 項有擴於極項部區該項隔域進 渠 二 3偽第於 4 具型成電 3 外離至 6 渠區而 溝· 第 第件之成 第件電形極第型隔接第溝的區 該 該 圍元中形 圍元導一閛圍電渠連圍二接電 ，為 與 範體區為 範體一』及的範導溝被範第連介 件於及加。利導成傜。利導第~以上利二之傺利一所由 元成以施置專半形層層專半該，板專第區極專含極藉 體形，以裝請該件散散請該於層基請一成電請包電可 導一極用之申中元擴擴申中成散之申中形該申另該將 半 電 極如其該型極如其形擴間如其件且如其之域 ---^——：----0------_訂/------ (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家操準（CNS ) Α4規格（210Χ297公釐）
TW087118758A 1997-11-12 1998-11-11 Dielectric separate type semiconductor device TW396505B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9310886A JP3061020B2 (ja) 1997-11-12 1997-11-12 誘電体分離型半導体装置

Publications (1)

Publication Number Publication Date
TW396505B true TW396505B (en) 2000-07-01

Family

ID=18010572

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087118758A TW396505B (en) 1997-11-12 1998-11-11 Dielectric separate type semiconductor device

Country Status (5)

Country Link
US (1) US6278156B1 (zh)
JP (1) JP3061020B2 (zh)
KR (1) KR100325497B1 (zh)
CN (1) CN1110858C (zh)
TW (1) TW396505B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812192B (zh) * 2022-01-27 2023-08-11 美商達爾科技股份有限公司 半導體結構及其製造方法
US12002851B2 (en) 2022-01-27 2024-06-04 Diodes Incorporated Semiconductor structure and method of fabricating the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
EP1684358A3 (en) * 1999-08-31 2008-04-23 Matsushita Electric Industrial Co., Ltd. High voltage SOI semiconductor device
JP2001196566A (ja) * 2000-01-07 2001-07-19 Sony Corp 半導体基板およびその製造方法
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001274265A (ja) * 2000-03-28 2001-10-05 Mitsubishi Electric Corp 半導体装置
JP3415581B2 (ja) 2000-11-29 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100366923B1 (ko) * 2001-02-19 2003-01-06 삼성전자 주식회사 에스오아이 기판 및 이의 제조방법
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN102201448B (zh) * 2011-05-16 2013-01-30 四川长虹电器股份有限公司 高压pmos双槽隔离的soi晶片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608590A (en) * 1978-12-20 1986-08-26 At&T Bell Laboratories High voltage dielectrically isolated solid-state switch
US5113236A (en) 1990-12-14 1992-05-12 North American Philips Corporation Integrated circuit device particularly adapted for high voltage applications
JP2692402B2 (ja) 1991-02-26 1997-12-17 日本電気株式会社 半導体素子の製造方法
US5625212A (en) * 1992-03-23 1997-04-29 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and method of manufacturing the same
JP2833394B2 (ja) 1992-12-25 1998-12-09 株式会社デンソー 高耐圧半導体装置
JP3025733B2 (ja) * 1993-07-22 2000-03-27 三洋電機株式会社 半導体集積回路装置
JPH07226503A (ja) 1994-02-14 1995-08-22 Nissan Motor Co Ltd 横形絶縁ゲートバイポーラトランジスタ
US6104078A (en) * 1994-03-09 2000-08-15 Denso Corporation Design for a semiconductor device having elements isolated by insulating regions
JP3293349B2 (ja) 1994-08-26 2002-06-17 松下電工株式会社 半導体装置及びその製造方法
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
JP2962250B2 (ja) 1996-11-12 1999-10-12 日本電気株式会社 半導体記憶装置の製造方法
KR100303918B1 (ko) 1997-12-08 2001-11-30 윤종용 반도체커패시터제조설비및이를이용한반도체커패시터제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812192B (zh) * 2022-01-27 2023-08-11 美商達爾科技股份有限公司 半導體結構及其製造方法
US12002851B2 (en) 2022-01-27 2024-06-04 Diodes Incorporated Semiconductor structure and method of fabricating the same

Also Published As

Publication number Publication date
KR19990045214A (ko) 1999-06-25
US6278156B1 (en) 2001-08-21
KR100325497B1 (ko) 2002-08-24
JP3061020B2 (ja) 2000-07-10
CN1218296A (zh) 1999-06-02
JPH11145277A (ja) 1999-05-28
CN1110858C (zh) 2003-06-04

Similar Documents

Publication Publication Date Title
US5412241A (en) Method for making an improved high voltage thin film transistor having a linear doping profile
US7741670B2 (en) Semiconductor decoupling capacitor
TW386313B (en) Solid-state relay
TW200922067A (en) Transient voltage suppressor manufactured in silicon on oxide (SOI) layer
TW200421606A (en) Semiconductor structure
TW396505B (en) Dielectric separate type semiconductor device
TW200426980A (en) Semiconductor device, method of manufacturing semiconductor device, and method of evaluating manufacturing process of semiconductor device
TW523932B (en) Semiconductor device
TW312854B (zh)
US7339249B2 (en) Semiconductor device
TW544844B (en) Method of producing SOI MOSFET
US6046476A (en) SOI input protection circuit
TW412835B (en) Semiconductor device with decoupling capacitance and method thereof
US20070114608A1 (en) Lateral thin-film soi device having a field plate with isolated metallic regions
TWI271854B (en) Semiconductor device
TW383484B (en) Electrostatic protection structure for MOS circuits
TW426998B (en) Layer-stacked integrated circuit structure
TW200406918A (en) Method of forming a semiconductor device and structure therefor
JP3963071B2 (ja) 半導体装置
JPS625662A (ja) Ｓｏｉ型高耐圧ｉｃ
Sinitsky et al. AC output conductance of SOI MOSFETs and impact on analog applications
TW512539B (en) Semiconductor device having constant voltage elements
TW473932B (en) CMOS transistor on thin silicon-on-insulator using accumulation as conduction mechanism
TW452975B (en) Operable floating gate contact for SOI
JP2975083B2 (ja) 半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees