JPH07226503A - 横形絶縁ゲートバイポーラトランジスタ - Google Patents
横形絶縁ゲートバイポーラトランジスタInfo
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- JPH07226503A JPH07226503A JP1714494A JP1714494A JPH07226503A JP H07226503 A JPH07226503 A JP H07226503A JP 1714494 A JP1714494 A JP 1714494A JP 1714494 A JP1714494 A JP 1714494A JP H07226503 A JPH07226503 A JP H07226503A
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Abstract
(57)【要約】
【目的】耐圧が高く、伝導度変調効率が良好な横形ＩＧ
ＢＴを提供することにある。 【構成】ｐ形半導体基板の主面の上に形成されたｎ形半
導体領域の表面電界が緩和されるリサーフ構造にした横
形ＩＧＢＴにおいて、ｐ形半導体基板の主面の上記ｎ形
半導体領域との境界に、複数の比較的浅いｎ形領域、若
しくは複数の比較的浅い凹凸領域、若しくは複数の比較
的浅い絶縁膜領域を、分散形成させた構成、又は、上記
構成に対して半導体の導電形および電極の極性を全て反
転させた構成とすることにした。
ＢＴを提供することにある。 【構成】ｐ形半導体基板の主面の上に形成されたｎ形半
導体領域の表面電界が緩和されるリサーフ構造にした横
形ＩＧＢＴにおいて、ｐ形半導体基板の主面の上記ｎ形
半導体領域との境界に、複数の比較的浅いｎ形領域、若
しくは複数の比較的浅い凹凸領域、若しくは複数の比較
的浅い絶縁膜領域を、分散形成させた構成、又は、上記
構成に対して半導体の導電形および電極の極性を全て反
転させた構成とすることにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板外表面の電
界が緩和される構造（reduced surface field)いわゆる
リサーフ構造にした横形絶縁ゲートバイポーラトランジ
スタ(以後ＩＧＢＴと略称）に関し、特に、耐圧の低下
を伴わずに伝導度変調の効率を改善したものに関する。
界が緩和される構造（reduced surface field)いわゆる
リサーフ構造にした横形絶縁ゲートバイポーラトランジ
スタ(以後ＩＧＢＴと略称）に関し、特に、耐圧の低下
を伴わずに伝導度変調の効率を改善したものに関する。
【０００２】
【従来の技術】半導体基板外表面の電界が緩和されるリ
サーフ構造を持つ横形ＩＧＢＴの従来の例を図７に示
す。カソード電極１００とアノード電極１１０の間に、
アノード電極を正とする高バイアスが印加された場合に
は、ｎ-形エピタキシャル層３０内は全て空乏化し、ｐ
形基板１０とｎ-形エピタキシャル層３０との接合面で
電界が最大になり、ｐ形ベース領域４１とｎ-形エピタ
キシャル層の接合表面の電界は緩和される。この場合、
絶縁破壊電圧は、ｐ形基板１０とｎ-形エピタキシャル
層３０の接合によって構成される一次元ｐｎ-ダイオー
ドによって決まるので、高耐圧化が可能となる。ゲート
電極８０に正電圧が印加されて、ゲート電極の下のゲー
ト絶縁膜を介してｐ形ベース領域の表面にｎ形反転チャ
ネル領域が形成されると、カソード電極１００とアノー
ド電極１１０の間が導通状態になる。ここでアノード電
極１１０の電圧が、高濃度ｐ+形アノード領域６０とｎ-
形エピタキシャル層３０で形成される接合のビルトイン
ポテンシャル以上の場合、ｎ-形エピタキシャル層３０
内に正孔が注入される。同時に、高濃度ｎ+形ソース領
域５０から電子が注入され、ｎ-形エピタキシャル層３
０の伝導度が変調され、低抵抗となり、大電流を流すこ
とができるようになる。しかし、上記従来例では、アノ
ード電極から注入された正孔の一部はｐ形基板１０に吸
い取られてしまうので、ｎ-形エピタキシャル層３０の
伝導度変調が十分に行えないという問題が生じていた。
上記問題の対策として、特開平４−１７４５６１号公報
には、上記ｐ形基板の主面の上に形成させたｎ-形エピ
タキシャル層との境界に、このエピタキシャル層よりも
濃度が高いｎ形層を形成させ、ｎ-形エピタキシャル層
との接合面に生ずる電圧(ビルトインポテンシャル)によ
り、上記アノード電極から注入された正孔の一部がｐ形
基板に吸い取られるのを抑制し、伝導度変調の効率を高
めるという技術が開示されている。
サーフ構造を持つ横形ＩＧＢＴの従来の例を図７に示
す。カソード電極１００とアノード電極１１０の間に、
アノード電極を正とする高バイアスが印加された場合に
は、ｎ-形エピタキシャル層３０内は全て空乏化し、ｐ
形基板１０とｎ-形エピタキシャル層３０との接合面で
電界が最大になり、ｐ形ベース領域４１とｎ-形エピタ
キシャル層の接合表面の電界は緩和される。この場合、
絶縁破壊電圧は、ｐ形基板１０とｎ-形エピタキシャル
層３０の接合によって構成される一次元ｐｎ-ダイオー
ドによって決まるので、高耐圧化が可能となる。ゲート
電極８０に正電圧が印加されて、ゲート電極の下のゲー
ト絶縁膜を介してｐ形ベース領域の表面にｎ形反転チャ
ネル領域が形成されると、カソード電極１００とアノー
ド電極１１０の間が導通状態になる。ここでアノード電
極１１０の電圧が、高濃度ｐ+形アノード領域６０とｎ-
形エピタキシャル層３０で形成される接合のビルトイン
ポテンシャル以上の場合、ｎ-形エピタキシャル層３０
内に正孔が注入される。同時に、高濃度ｎ+形ソース領
域５０から電子が注入され、ｎ-形エピタキシャル層３
０の伝導度が変調され、低抵抗となり、大電流を流すこ
とができるようになる。しかし、上記従来例では、アノ
ード電極から注入された正孔の一部はｐ形基板１０に吸
い取られてしまうので、ｎ-形エピタキシャル層３０の
伝導度変調が十分に行えないという問題が生じていた。
上記問題の対策として、特開平４−１７４５６１号公報
には、上記ｐ形基板の主面の上に形成させたｎ-形エピ
タキシャル層との境界に、このエピタキシャル層よりも
濃度が高いｎ形層を形成させ、ｎ-形エピタキシャル層
との接合面に生ずる電圧(ビルトインポテンシャル)によ
り、上記アノード電極から注入された正孔の一部がｐ形
基板に吸い取られるのを抑制し、伝導度変調の効率を高
めるという技術が開示されている。
【０００３】
【発明が解決しようとする課題】しかし、そもそもリサ
ーフ構造とは、ｎ-領域内を完全に空乏化して始めて耐
圧向上の効果が得られるものであって、ｎ-領域とｐ領
域の境界に、ｎ+領域が形成されていると、そこで空乏
層の伸びが抑制されてしまうことになり、肝心の耐圧が
低下してしまうという問題が生ずる。
ーフ構造とは、ｎ-領域内を完全に空乏化して始めて耐
圧向上の効果が得られるものであって、ｎ-領域とｐ領
域の境界に、ｎ+領域が形成されていると、そこで空乏
層の伸びが抑制されてしまうことになり、肝心の耐圧が
低下してしまうという問題が生ずる。
【０００４】本発明は、上記のような問題がない、十分
な耐圧特性が得られ、しかも伝導度変調が良好に行われ
る横形ＩＧＢＴを提供することを課題とする。
な耐圧特性が得られ、しかも伝導度変調が良好に行われ
る横形ＩＧＢＴを提供することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明においては、ｐ形半導体基板の一主面の上にに
形成させたｎ形半導体領域の表面に、表面の一部に高濃
度ｎ形のソース領域が形成されており其の下端は上記ｐ
形半導体基板の主面に接続しているｐ形ベース領域と、
ベース領域から離れて位置する高濃度ｐ形アノード領域
とを形成させ、上記ｎ形半導体領域と高濃度ｎ形ソース
領域の間のｐ形ベース領域の面上にゲート絶縁膜を介し
てゲート電極を配設し、アノード領域とベース領域の間
に高バイアスを印加した場合には上記ｎ形半導体領域が
全域にわたって空乏化され、ｎ形半導体領域の表面電界
が緩和される構造にした横形ＩＧＢＴにおいて、上記ｐ
形半導体基板の主面の上に形成された、ｎ形半導体領域
との境界に、複数の比較的浅いｎ形領域、若しくは、複
数の比較的浅い凹凸領域、若しくは複数の比較的浅い絶
縁膜領域を、分散形成させた構成、又は、上記構成に対
し半導体の導電形および電極の極性を全て反転させた構
成とすることにした。
に本発明においては、ｐ形半導体基板の一主面の上にに
形成させたｎ形半導体領域の表面に、表面の一部に高濃
度ｎ形のソース領域が形成されており其の下端は上記ｐ
形半導体基板の主面に接続しているｐ形ベース領域と、
ベース領域から離れて位置する高濃度ｐ形アノード領域
とを形成させ、上記ｎ形半導体領域と高濃度ｎ形ソース
領域の間のｐ形ベース領域の面上にゲート絶縁膜を介し
てゲート電極を配設し、アノード領域とベース領域の間
に高バイアスを印加した場合には上記ｎ形半導体領域が
全域にわたって空乏化され、ｎ形半導体領域の表面電界
が緩和される構造にした横形ＩＧＢＴにおいて、上記ｐ
形半導体基板の主面の上に形成された、ｎ形半導体領域
との境界に、複数の比較的浅いｎ形領域、若しくは、複
数の比較的浅い凹凸領域、若しくは複数の比較的浅い絶
縁膜領域を、分散形成させた構成、又は、上記構成に対
し半導体の導電形および電極の極性を全て反転させた構
成とすることにした。
【０００６】
【作用】上記のような手段を採ったとき、ｐ形半導体基
板の主面とｎ形半導体領域の境界に、本発明により形成
させた複数の、ｎ形領域、または凹凸領域、または絶縁
膜領域、の厚みが比較的浅い場合には、アノードとソー
スの間に高いバイアスを印加した場合の空乏層の拡がり
はやはり一次元モデルで近似できるので、耐圧は従来例
に比べて低下することがない。しかも、本発明に係る手
段により、ｐ形基板の主面の抵抗が従来に比べて高くな
っているので、ｐ形基板に注入された正孔がカソード電
極に流れた場合、ｐ形基板の電位が容易に上昇し、ｐ形
基板への正孔の注入が抑制され、ｎ-形エピタキシャル
層内の伝導度変調効率が向上する。上記の場合に対し、
半導体の導電形と電極の極性を全て反転させた場合に
も、同様な効果が得られることは勿論である。
板の主面とｎ形半導体領域の境界に、本発明により形成
させた複数の、ｎ形領域、または凹凸領域、または絶縁
膜領域、の厚みが比較的浅い場合には、アノードとソー
スの間に高いバイアスを印加した場合の空乏層の拡がり
はやはり一次元モデルで近似できるので、耐圧は従来例
に比べて低下することがない。しかも、本発明に係る手
段により、ｐ形基板の主面の抵抗が従来に比べて高くな
っているので、ｐ形基板に注入された正孔がカソード電
極に流れた場合、ｐ形基板の電位が容易に上昇し、ｐ形
基板への正孔の注入が抑制され、ｎ-形エピタキシャル
層内の伝導度変調効率が向上する。上記の場合に対し、
半導体の導電形と電極の極性を全て反転させた場合に
も、同様な効果が得られることは勿論である。
【０００７】
【実施例】図１（ａ）は、本発明第１実施例の側断面図
である。ｐ形基板１０の一主面とｎ-形エピタキシャル
層３０の接合面に、本発明に係る複数の比較的浅いｎ-
形領域２０が分散して形成されている。上記ｎ-形エピ
タキシャル層３０内に、高濃度ｐ+形アノード領域６
０、ｐ形ベース領域４１および深いｐ形領域４０が形成
されている。この深いｐ形領域４０は上記ｐ形基板１０
に到達するまで深く伸びて形成されている。上記ｐ形ベ
ース領域４１内に高濃度ｎ+形ソース領域５０が形成さ
れ、ｎ-形エピタキシャル層３０の表面上にはゲート絶
縁膜７０を介して多結晶シリコンよりなるゲート電極８
０が形成されている。このゲート電極８０とは層間絶縁
膜９０により絶縁されて、カソード電極１００が形成さ
れている。また、上記高濃度ｐ+形アノード領域６０と
接続されてアノード電極１１０が形成されている。
である。ｐ形基板１０の一主面とｎ-形エピタキシャル
層３０の接合面に、本発明に係る複数の比較的浅いｎ-
形領域２０が分散して形成されている。上記ｎ-形エピ
タキシャル層３０内に、高濃度ｐ+形アノード領域６
０、ｐ形ベース領域４１および深いｐ形領域４０が形成
されている。この深いｐ形領域４０は上記ｐ形基板１０
に到達するまで深く伸びて形成されている。上記ｐ形ベ
ース領域４１内に高濃度ｎ+形ソース領域５０が形成さ
れ、ｎ-形エピタキシャル層３０の表面上にはゲート絶
縁膜７０を介して多結晶シリコンよりなるゲート電極８
０が形成されている。このゲート電極８０とは層間絶縁
膜９０により絶縁されて、カソード電極１００が形成さ
れている。また、上記高濃度ｐ+形アノード領域６０と
接続されてアノード電極１１０が形成されている。
【０００８】図１（ｂ）は非導通時において、アノード
電極１１０とカソード電極１００の間に高バイアスが印
加された状態を示す。ｎ-形エピタキシャル層３０とそ
れに接する本発明に係る浅いｎ-形領域２０内が空乏化
され、図中点線で示すように空乏層が拡がるが、ｎ-形
領域２０が浅いので、この領域を形成したために、従来
よりも耐圧が低下することはない。
電極１１０とカソード電極１００の間に高バイアスが印
加された状態を示す。ｎ-形エピタキシャル層３０とそ
れに接する本発明に係る浅いｎ-形領域２０内が空乏化
され、図中点線で示すように空乏層が拡がるが、ｎ-形
領域２０が浅いので、この領域を形成したために、従来
よりも耐圧が低下することはない。
【０００９】図１（ｃ）は、ゲート電極８０に正電圧が
印加され、其の下にｎ形反転層よりなるチャネルが形成
されて、カソード電極１００とアノード電極１１０の間
が導通するようになった状態を示す。ｐ形基板１０の主
面の抵抗が従来例に比べて高くなっているので、ｐ形基
板１０に注入された正孔がカソード電極１００へ流れた
場合、ｐ形基板１０の電位が容易に上昇し、ｐ形基板１
０への正孔の注入が抑制され、ｎ-形エピタキシャル層
３０内の伝導度変調効率が向上する。
印加され、其の下にｎ形反転層よりなるチャネルが形成
されて、カソード電極１００とアノード電極１１０の間
が導通するようになった状態を示す。ｐ形基板１０の主
面の抵抗が従来例に比べて高くなっているので、ｐ形基
板１０に注入された正孔がカソード電極１００へ流れた
場合、ｐ形基板１０の電位が容易に上昇し、ｐ形基板１
０への正孔の注入が抑制され、ｎ-形エピタキシャル層
３０内の伝導度変調効率が向上する。
【００１０】図２は、上記第１実施例の製造方法を示
す。図２（ａ）は、ｐ形基板１０の一主面に形成させた
マスク材１２０の開口部を通して図示のようにｎ形不純
物イオンを打込み注入して本発明に係る複数の比較的浅
いｎ-形領域２０を形成させている状態を示す。次に、
図２（ｂ）に示す如く、ｐ形基板１０の上記主面にｎ-
エピタキシャル層３０を形成させる。更に、図２（ｃ）
に示すように、各種拡散領域および電極を形成する。
す。図２（ａ）は、ｐ形基板１０の一主面に形成させた
マスク材１２０の開口部を通して図示のようにｎ形不純
物イオンを打込み注入して本発明に係る複数の比較的浅
いｎ-形領域２０を形成させている状態を示す。次に、
図２（ｂ）に示す如く、ｐ形基板１０の上記主面にｎ-
エピタキシャル層３０を形成させる。更に、図２（ｃ）
に示すように、各種拡散領域および電極を形成する。
【００１１】図３は、本発明の第２実施例の側断面図で
ある。図中、ｐ形基板１０の一主面に凹凸領域２１が形
成されている。この実施例でも、ｐ形基板１０の上記主
面の抵抗が高くなっているので、ｐ形基板１０に注入さ
れた正孔がカソード電極１００に流れた場合ｐ形基板１
０の電位が従来よりも容易に上昇し、ｐ形基板１０への
正孔の注入が抑制され、ｎ-形エピタキシャル層３０内
の伝導度変調効率が向上する。
ある。図中、ｐ形基板１０の一主面に凹凸領域２１が形
成されている。この実施例でも、ｐ形基板１０の上記主
面の抵抗が高くなっているので、ｐ形基板１０に注入さ
れた正孔がカソード電極１００に流れた場合ｐ形基板１
０の電位が従来よりも容易に上昇し、ｐ形基板１０への
正孔の注入が抑制され、ｎ-形エピタキシャル層３０内
の伝導度変調効率が向上する。
【００１２】図４は、第２実施例の製造方法を説明する
図である。図４（ａ）は、ｐ形基板１０の一主面を選択
エッチングすることによって凹凸領域２１が形成された
状態を示している。次に、図４（ｂ）は、凹凸領域２１
が形成されたｐ形基板１０の上記主面にｎ-形エピタキ
シャル層３０を形成させ、その表面をポリシュして平坦
化した状態を示す。図４（ｃ）は、その後、各種拡散層
および電極を形成させた状態を示す。
図である。図４（ａ）は、ｐ形基板１０の一主面を選択
エッチングすることによって凹凸領域２１が形成された
状態を示している。次に、図４（ｂ）は、凹凸領域２１
が形成されたｐ形基板１０の上記主面にｎ-形エピタキ
シャル層３０を形成させ、その表面をポリシュして平坦
化した状態を示す。図４（ｃ）は、その後、各種拡散層
および電極を形成させた状態を示す。
【００１３】図５は、本発明の第３実施例の側断面図で
ある。図中、ｐ形基板１０の一主面にＳｉＯ2よりなる
絶縁膜２２の複数の領域が形成されている。この絶縁膜
２２の領域によりｐ形基板１０への正孔の注入が抑制さ
れ、ｎ-形エピタキシャル層３０内の伝導度変調効率が
向上する。
ある。図中、ｐ形基板１０の一主面にＳｉＯ2よりなる
絶縁膜２２の複数の領域が形成されている。この絶縁膜
２２の領域によりｐ形基板１０への正孔の注入が抑制さ
れ、ｎ-形エピタキシャル層３０内の伝導度変調効率が
向上する。
【００１４】図６は第３実施例の製造方法を説明する図
である。図６（ａ）は、ｐ形基板１０の一主面を選択エ
ッチングすることによって凹凸領域が形成された状態を
示している。次に、図６（ｂ）は、ｐ形基板１０の上記
主面を酸化させた後にポリシュして平坦化した状態を示
している。次に図６（ｃ）は、上記状態になったｐ形基
板１０の主面の上にｎ-形層３１を接合して所望の厚さ
に研磨した状態を示す。その後、更に図６（ｄ）に示す
ように、各種拡散層および電極を形成させる。
である。図６（ａ）は、ｐ形基板１０の一主面を選択エ
ッチングすることによって凹凸領域が形成された状態を
示している。次に、図６（ｂ）は、ｐ形基板１０の上記
主面を酸化させた後にポリシュして平坦化した状態を示
している。次に図６（ｃ）は、上記状態になったｐ形基
板１０の主面の上にｎ-形層３１を接合して所望の厚さ
に研磨した状態を示す。その後、更に図６（ｄ）に示す
ように、各種拡散層および電極を形成させる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
耐圧を下げずに、従来よりも伝導度変調効率を向上させ
た横形ＩＧＢＴが得られる。
耐圧を下げずに、従来よりも伝導度変調効率を向上させ
た横形ＩＧＢＴが得られる。
【図１】図１（ａ）は、本発明第１実施例の側断面図、
図１（ｂ）はアノード電極とカソード電極の間に高バイ
アスが印加され空乏層が生じた状態を示す図、図１
（ｃ）は、ゲート電極に正電圧が印加され、其の下にチ
ャネルが形成されて、カソードとアノードの間が導通し
た状態を示す図である。
図１（ｂ）はアノード電極とカソード電極の間に高バイ
アスが印加され空乏層が生じた状態を示す図、図１
（ｃ）は、ゲート電極に正電圧が印加され、其の下にチ
ャネルが形成されて、カソードとアノードの間が導通し
た状態を示す図である。
【図２】第１実施例の製造方法を示し、図２（ａ）はｐ
形基板の一主面にマスクを介してｎ形不純物イオンを打
込む状態を示す図、図２（ｂ）はｐ形基板の上記主面に
ｎ-エピタキシャル層を形成させた状態を示す図、図２
（ｃ）は各種拡散領域および電極を形成させた状態を示
す図である。
形基板の一主面にマスクを介してｎ形不純物イオンを打
込む状態を示す図、図２（ｂ）はｐ形基板の上記主面に
ｎ-エピタキシャル層を形成させた状態を示す図、図２
（ｃ）は各種拡散領域および電極を形成させた状態を示
す図である。
【図３】第２実施例の側断面図である。
【図４】第２実施例の製造方法を説明する図で、図４
（ａ）はｐ形基板の一主面を選択エッチングすることに
より凹凸領域を形成させた状態を示す図、図４（ｂ）は
凹凸領域が形成されたｐ形基板の主面にｎ-形エピタキ
シャル層を形成させ其の表面を研磨して平坦化した状態
を示す図、図４（ｃ）はその後、各種拡散層および電極
を形成させた状態を示す図である。
（ａ）はｐ形基板の一主面を選択エッチングすることに
より凹凸領域を形成させた状態を示す図、図４（ｂ）は
凹凸領域が形成されたｐ形基板の主面にｎ-形エピタキ
シャル層を形成させ其の表面を研磨して平坦化した状態
を示す図、図４（ｃ）はその後、各種拡散層および電極
を形成させた状態を示す図である。
【図５】本発明の第３実施例の側断面図である。
【図６】第３実施例の製造方法を説明する図で、図６
（ａ）はｐ形基板の一主面を選択エッチングすることに
より凹凸領域を形成させた状態を示す図、図６（ｂ）は
ｐ形基板の上記主面を酸化させた後に研磨して平坦化さ
せた状態を示す図、図６（ｃ）はｎ-形層を接合させて
所望の厚さに研磨した状態を示す図、図６（ｄ）は、そ
の後更に各種拡散層および電極を形成させた状態を示す
図である。
（ａ）はｐ形基板の一主面を選択エッチングすることに
より凹凸領域を形成させた状態を示す図、図６（ｂ）は
ｐ形基板の上記主面を酸化させた後に研磨して平坦化さ
せた状態を示す図、図６（ｃ）はｎ-形層を接合させて
所望の厚さに研磨した状態を示す図、図６（ｄ）は、そ
の後更に各種拡散層および電極を形成させた状態を示す
図である。
【図７】半導体基板外表面の電界が緩和されるリサーフ
構造をもつ横形ＩＧＢＴの従来例を示す図である。
構造をもつ横形ＩＧＢＴの従来例を示す図である。
１０…ｐ形基板 ２０…ｎ-形領
域 ２１…凹凸領域 ２２…絶縁膜 ３０…ｎ-形エピタキシャル層 ３１…ｎ-形層 ４０…深いｐ形領域 ４１…ｐ形ベー
ス領域 ５０…高濃度ｎ+形ソース領域 ６０…高濃度ｐ
+形アノード領域 ７０…ゲート絶縁膜 ８０…ゲート電
極 ９０…層間絶縁膜 １００…カソード
電極 １１０…アノード電極 １２０…マスク
材
域 ２１…凹凸領域 ２２…絶縁膜 ３０…ｎ-形エピタキシャル層 ３１…ｎ-形層 ４０…深いｐ形領域 ４１…ｐ形ベー
ス領域 ５０…高濃度ｎ+形ソース領域 ６０…高濃度ｐ
+形アノード領域 ７０…ゲート絶縁膜 ８０…ゲート電
極 ９０…層間絶縁膜 １００…カソード
電極 １１０…アノード電極 １２０…マスク
材
Claims (3)
- 【請求項１】ｐ形半導体基板の一主面の上にに形成させ
たｎ形半導体領域の表面に、表面の一部に高濃度ｎ形の
ソース領域が形成されており下端では上記ｐ形半導体基
板の主面に接続しているｐ形のベース領域と、このベー
ス領域から離れて位置する高濃度ｐ形のアノード領域と
を形成させ、上記ｎ形半導体領域と高濃度ｎ形ソース領
域の中間のｐ形ベース領域の面上にゲート絶縁膜を介し
てゲート電極を配設し、アノード領域とベース領域の間
に高バイアスを印加した場合には上記ｎ形半導体領域が
全域にわたって空乏化され、ｎ形半導体領域の表面電界
が緩和される構造にした横形絶縁ゲートバイポーラトラ
ンジスタにおいて、上記ｐ形半導体基板の主面の上に形
成された、ｎ形半導体領域との境界に、複数の比較的浅
いｎ形領域を分散形成させた構成、又は、上記構成に対
して半導体の導電形および電極の極性を全て反転させた
構成にしたことを特徴とする横形絶縁ゲート形バイポー
ラトランジスタ。 - 【請求項２】上記表面電界が緩和される構造にした横形
絶縁ゲートバイポーラトランジスタにおいて、ｐ形半導
体基板の主面に形成された、ｎ形半導体領域との境界
に、複数の比較的浅い凹凸領域を分散形成させた構成、
又は、上記構成に対して半導体の導電形および電極の極
性を全て反転させた構成にしたことを特徴とする横形絶
縁ゲートバイポーラトランジスタ。 - 【請求項３】上記表面電界が緩和される構造にした横形
絶縁ゲートバイポーラトランジスタにおいて、ｐ形半導
体基板の主面に形成された、ｎ形半導体領域との境界
に、複数の比較的浅い絶縁膜領域を分散形成させた構
成、又は、上記構成に対して半導体の導電形および電極
の極性を全て反転させた構成にしたことを特徴とする横
形絶縁ゲートバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1714494A JPH07226503A (ja) | 1994-02-14 | 1994-02-14 | 横形絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1714494A JPH07226503A (ja) | 1994-02-14 | 1994-02-14 | 横形絶縁ゲートバイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226503A true JPH07226503A (ja) | 1995-08-22 |
Family
ID=11935811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1714494A Pending JPH07226503A (ja) | 1994-02-14 | 1994-02-14 | 横形絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226503A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278156B1 (en) | 1997-11-12 | 2001-08-21 | Nec Corporation | Dielectric separate type semiconductor device |
| KR100486348B1 (ko) * | 1997-09-30 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 펀치스루우형절연게이트바이폴라트랜지스터 |
-
1994
- 1994-02-14 JP JP1714494A patent/JPH07226503A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486348B1 (ko) * | 1997-09-30 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 펀치스루우형절연게이트바이폴라트랜지스터 |
| US6278156B1 (en) | 1997-11-12 | 2001-08-21 | Nec Corporation | Dielectric separate type semiconductor device |
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