TW393722B - Integrated circuit devices including shallow trench isolation - Google Patents

Integrated circuit devices including shallow trench isolation Download PDF

Info

Publication number
TW393722B
TW393722B TW087109460A TW87109460A TW393722B TW 393722 B TW393722 B TW 393722B TW 087109460 A TW087109460 A TW 087109460A TW 87109460 A TW87109460 A TW 87109460A TW 393722 B TW393722 B TW 393722B
Authority
TW
Taiwan
Prior art keywords
silicon
trench
layer
silicon oxide
ditch
Prior art date
Application number
TW087109460A
Other languages
English (en)
Inventor
Norbert Arnold
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW393722B publication Critical patent/TW393722B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Description

經濟部中央標麥局兵工消贽合作社印製 A7 B7五、發明説明(')mi 本發明偽有關一種積體電路装詈,特別的是這種装置 於所含淺溝渠内镇充有介電質以便將埋藏積體電路的矽 晶片隔離成分開的部分。 發明背景 有關埋藏於矽晶Η内的積體電路,通常必需將晶片的 活性表面部分分割成互相之間呈電氣隔離的分開部分。 然後電路上像電晶體、電容、電阻、及/或二極體之類 λ 的一個或更多元件是形成於不同的分開部分内,再依預 期的電路設計以該活性表面上的導體使這些元件電氣地 連接在一起。因為在高密度積體電路中必需有效地使用 晶Η上活性表面的而積,故能依儘可能少用這種表面積 的方式使分開部分互相隔離是很重要的。有關這種隔離 方式,近來變得愈益重要的一種技術是所諝淺溝渠隔離 (s τ I) β於這種技術中的隔離是由形成於晶κ之活性表面 上填有介電質的淺溝渠所提供的。通常預期這類溝渠是 深度大於其寬度,而其寬度經常是小於一微米。這種尺 寸的溝渠出現了作完全可靠之填充的困難。填充物是澱 積氣化矽使之覆蓋晶Η上具有溝渠的整個表面,然後再 用化學機械磨光法(c Μ Ρ)使表面平坦化以便將除镇充於溝 渠處之外的氧化矽去除。不過,以通常所預期溝渠的小 尺寸而言是很難於整痼晶Η上使填充物一致地達成預期 的程度。 L------IH-1----f 裝--------^訂 4-----^- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7
五、發明説明(mmmjM 經滴部中夾標準局I工消费合作社印$1 驟份及隨靠的該分後選分部得化分會的 ,t 氣内之 步部度會的上應四之子部底散氧部常分常e'i有 Η 小 個商寛度度部分的蓋離小渠擴到些經部通¥1镇晶變 兩表渠寬寬底部分護氣變溝分受這理部 成於漸 由是溝其面渠的部保將漸於部為使處底砂胃 形:逐 是或其痼表溝小邊矽便逐子小因而化渠化 ΐ 内有有 渠邊配 一 其了變上化以η離變會抗氣溝氧pi片驟具 溝上匹進於除漸靠氮擊 ί 氣漸分阻到始入 C 晶步分 寛 之靠能加小排逐之了衝("使逐部其受原填以 於的部 離 Η 約用度上種度積地邊時上的了矽充式後 是活遴 隔晶大利寛本這寛澱直下同壁矽加,填方然 的包下 充於度,之基。,勻在垂靠便側進增外矽的面 導程靠 镇法深二部於充均。子渠以渠散在此化用表 引製其 欲刻其第底由填有間離溝 Η 溝擴存。氣常頂。所一於 ,蝕使。.渠。行具之氧近晶於子 0 高以以蓋渠明此少 地用地壁溝渠進上處以鄰熱且離 更現能覆溝發。至 利利利側得溝於渠三面中加入氧子得出渠矽的本程之 有,有的使深易溝之表 Κ 著深有離變而溝化物,製使 ,先 '垂小加更於分頂晶接更上氣地變的氣化點的渠 明首渠鉛變而故伸四的人。得片為效改餘以氣觀渠溝 發。溝呈漸分落延到 Η 植内散晶因有的剩及有種溝値 本的成上逐部角地處晶地域擴。是抗積。涉镇一之一 依成形質度邊鉛利一於性區分寬只阻體勢會下從矽成 形内實深下尖有之,擇的部更或的有趨這留 化形 ( ‘裝--------τ 訂.I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4現格(210X 297公釐) 經漪部中央標率局員工消费合作社印^ A7 B7五、發明説明(4 ) 側檗:將氣離子植入該溝渠靠下邊部分之側壁中;加熱 該晶片以形成該溝渠之氧植入之靠下邊部分之矽氣化物 ;以及以澱積之的氣化物充憤該溝渠之其餘部分。 本發明將以下文較詳細之説明給合附圖為主而1較佳 於理解。 齓直 第1- 6 _、顯示的是根據本發明形成填充有氧化矽之溝 渠的程序中之矽晶片在不同步驟時的截面圖。 » 應該注意的是這些圖未必是依實際比例繪製的。 較住甯淪說明 本發明傜有關一種半導體裝置的製造。待別是,本發 明傜有關形成一種逢溝渠隔離以分開裝置内的元件。通 常如同目前工業上的一般應用,這些裝置是於隨後會切 成各含一個裝置之痼別晶片的半導體晶圓内或上接受平 行的處理。為了簡化的目的,將依單一晶Η的方式説明 這個製程。 如上所述,此裝置是形成於半導體晶圓之内及/或其 上。例如,此晶圓包括有單晶矽。像絶緣體上的矽(SOI) 或是砷化鎵之類其他型式的半導體基板也是很有用的。 如第1圖所示,一種犧牲氣化物(PAD oxide)薄層11的 形成通常是使之覆蓋於一個包括例如矽的晶Η或基Η 1 3 上的活性(頂)表面1 3 Α之上。這種氣化物基本上是扮演箸 於製程中保護矽表面的角色。然後於PAD氣化層11上形成 一個於製程中扮演箸蝕刻阻斷層的氧化矽(P A D n i t r i d e ) r I -ml i 1^1^1 l^n ml ml —^n 一 mu flu 1^1^1 (請先鬩讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(21 OX 297公釐) 經濟部中央標準局Κ工消费合作社印5Ϊ A7 B7 五、發明説明(4 ) 層1 5。接箸於頂表而上澱積一個其材料是扮演箸氧離子 衝擊的绳衝屑目.终將用來將氣離子選擇性地棺人將要形 成之溝渠内的層膜1 7。多晶矽是特別適用於這個目的的 材料。像非結晶矽或緒之類能防止氣離子穿透之其他型 式的材料也是很有用的。層膜U的有利厚度應該是使之 能於加熱步驟中有效地完全氣化並能於稍後的製程中用 來使植入的氧離子進行退火。 接下來,由第2圖可以看出利用習知的徹影技術可以 例如形成具有阻體的遮罩層19並將之製作成圖案以定義 出一値欲蝕刻的溝渠。然後有利地於將要形成溝渠的區 域内選擇性地蝕刻掉多+晶矽層1 7、氮化矽層、15、以及PAD | 氣化矽層]1而暴露出裸露的矽表面13A。通常,這種蝕刻 步驟可以利用能作異向性蝕刻的反應離子蝕刻(R I E )法而 完成。阻體層].9是在蝕刻步驟之後去除的。 現在參照第3圖,於將要形成溝渠處裸露出晶片表面 i 3 A之後,以習知形式異向性蝕刻基Η 1 3以便於其内形成 其靠上邊部分21Α具有基本上呈鉛垂之側壁的溝渠21。這 痼部分的高度是有利地大約與溝渠的寬度相同,而溝渠 的寬度可能大約是最小特性尺寸的等级,目前這傾等级 大約是0 . 1 7 5撤米。不過,在某些情況下一個更淺的深度 例如溝渠寛度的一半也能適用。任何已知用來蝕刻基本 上具有鉛垂側壁之溝渠的反應離子蝕刻(RI Ε )技術都可以 用於這痼目的。 接下來,蝕刻出溝渠2 1的一個靠下邊逐漸變小部分2 1 Β 本紙張尺度適用中國國家標隼(CNS ) Α4規格(210Χ297公釐) . . ^ f - ^ ^ I. (請先閱讀背面之注意事項再填寫本頁) A7 ____^________ 五、發明砵明(r ) 。部分2 1 A和部分2 1 B的聯合寬度是足夠扮演淺溝渠隔離 的角色。通常,部分2 1 B的高度是有利地介於溝渠2 1寬度 的四分之一處到四分之三處之間。任何已知用來蝕刻基 本上具有鉛垂側壁之溝渠的反應離子蝕刻(R I E )技術都可 以用於這個步驟。 經"部中央標车局K工消资合竹社印5;ί (請先閱讀背面之注意事項再填寫本頁) 接下來,由第4圖可以看出在將用來定義溝渠區域以 供蝕刻的遮罩1 9去除之後,能有利地澱積氮化矽薄層2 5 使之覆蓋於基片13上。良化物為後缠的氧離子植入步驟 扮演箸屏蔽層的角色。能選擇性地對氣化物扮演屏蔽植 入層之角色的其他材料也是很有用的。另外,氣化物和 氮化物層的組合也是很有用的。在氮化矽層就定位之後 ,矽晶Η 13接受氣離子的衝擊以進行植入。因為層膜17 的遮罩效應,基本上氧離子是選擇性地植入溝渠部分21Β 逐漸變小的側壁及底壁内。完成氧離子植入的優黏是說 明於例如 A..Auberton等人發表於 Nuclear Instrument and Methods in Physics Research B96(1995)pp 402-424檫 題為「SIM0X-離子植人的一項新挑戰(SIMOX-a new challenge for i. on implantation)」的論文中,以下在 所有目的下將之列為本發明的參考文獻。例如當使用的 劑量是大約4x〗0i8 0 + /c 111¾ lxlOis oyfcm2之間而具有的 能鼉是大約1 2 0 K e V時可以得到令人滿意的結果。於第4 _中,氣離子穿透而延伸進入溝渠壁的範圍是以虛線27 標示出。氧離子也會植入扮演遮罩角色的多晶矽層1 7内 而這也會轉換成氣化矽。圖中並未標示出如是植入的氧 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) 經濟部中央標卑局兵工消费合作社印^· A7 B7五、發明説明(fc ) 離子以保持圃表的簡潔。 在棺入氣離子之後,令基Η 1 3接受加熱。加熱基片所 達的溫度是足以因退火而去除植入所導致的損隳,同時 使榷入的氧離子與矽反應而沿溝渠部分2 1 Β逐漸變小的側 壁及底壁形成氣化矽,並將層膜〗7轉換成氧化矽膜(仍標 示為層膜U ) β 於一値啻施例中,是將基Μ加熱到大約1 1 5 0 - 1 3 0 (TC的 溫度。退火時間是足夠長以確保於植入氣離子位置形成 :9 預期的氧化矽。通常,退火時間會持續幾値小時。此外 ,當矽和氧離子結合成氧化矽時會發生腫脹的現象。這 種腫脹現象會因填充溝渠21底部的尖銳角落而有圖鈍化 的傾向,且使得更容易於後鑲步驟中澱積氧化矽以填充 到溝渠2 1。另外,當溝渠2 1底部接受植入的矽區域轉化 成氧化物時,氯化物的添加有效地加深了溝渠2 1的隔離 角色。 於第5圖所示,如區域2 8俗由加熱步驟於溝渠2 1底部 所産生的氧化矽層。這同時包含有矽晶片13上已轉化成 氣化物的一部分以及原始溝渠2 1中由腫脹所填充的一部 分。圖中還顯示了澱積於晶片頂表面的介電層3 0。於一 痼實施例中,此介電層包括了氣化矽。首先去除氮化矽 層25之後才澱積這個層膜3 0以允許這値澱積層與層膜28 合併。必要時可將溝渠的底部和側壁氣化。優點是,選 擇這個層糢3 0的厚度使之足以確保其填充溝渠時的澱積 結果而致層膜3 Π能與二氧化矽層區域2 8合併。已知的各 - I - i i I I 1..11 —ii- n^i -- -- --,一SN —Ί·. —j —i - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 393722 &'-把部中次枒卑^6工消价合作"05;; 五、發明説明 ( 7 ) 1 種 形 成 介 電 層 的 技 術 都 可 以 適 用 於 這 個 巨 的 0 例 如 介 I 電 層 的 m 積 技 術 包 含 TEOS (正矽酸乙酯) 或 HD Ρ〇 1 1 接 下 來 > 令 氣 化 矽 層 30接 受 化 學 機 械 磨 光 法 (CMP)的磨 請 1 先 Γ-. 光 使 其 表 面 平 坦 化 成 大 約 是 能 扮 演 蝕 刻 阻 斷 層 的 m 始 PAD 閱 J 背 丨· 氮 化 矽 層 1 5的 位 準 如 第 6 圖 所 示 〇 層 膜 30 中 ^7 保 留 - 部 1¾ 之 Γ 分 3 2以 填 充 溝 渠 2 1 〇 任 何 己 知 的 技 術 都 可 以 用 於 這 値 步 意 1 1 事 1 驟 〇 項 再 1 在 去 除 該 氣 化 矽 層 30之 後 , 造 -> 成 一 晶 Η 13 9 如 第 6 圖 寫 本 1 所 示 9 其 頂 部 (活化) 表 面 含 有 一 氣 化 矽 充 填 之 溝 渠 3 2 頁 1 I 此 溝 渠 將 晶 片 靠 上 邊 部 分 分 割 成 許 多 呈 電 氣 隔 離 的 區 域 1 j 3 3和 3 4 9 然 後 每 一 個 區 域 都 可 以 用 來 容 3S 期 積 體 電 路 1 中 的 —‘ 痼 或 更 多 個 元 件 〇 如 同 所 預 期 的 9 隨 後 依 習 知 的 I 訂 形 式 將 一 層 或 更 多 層 的 導 電 圖 案 (未標示)覆 蓋 於 晶 Η 13 .1 的 頂 表 面 上 而 令 這 元 件 連 接 在 一 起 0 於 某 情 況 下 9 \ 1 可 以 證 明 最 奸 為 一 些 元 件 透 過 背 後 的 表 面 提 供 到 電 壓 源 1 | 端 子 的 連 接 如 接 地 〇 1 值 得 鑑 賞 的 是 已 說 明 了 依 所 附 實 施 例 而 作 的 各 種 改 變 \ Γ 可 以 在 不 偏 離 本 發 明 所 附 申 請 專 利 範 圍 之 精 神 及 架 構 下 1 I •=f=* 兀 成 〇 持 別 是 , 所 提 及 的 恃 定 尺 寸 僅 屬 百 前 的 較 佳 條 件 1 ί 而 其 他 尺 寸 也 能 適 用 〇 外 任 何 適 用 的 技 術 都 可 以 用 來 形 成 本 發 明 中 至 少 具 有 値 逐 漸 變 小 靠 下 邊 部 分 的 有 1 I 用 溝 m Ο 同 樣 地 * 相 信 對 用 於 上 述 各 層 之 材 料 的 說 明 是 1 1 很 重 要 的 , 而 具 有 類 似 性 質 的 才 料 也 能 適 用 於 本 發 明 〇 1 t 此 外 ♦ 於 某 些 情 況 下 可 -9 能 - 最 好 在 加 熱 晶 片 之 前 於 氣 離 子 1 I 1 1 1 本紙張尺度遶川中闽囚家標呤((’NS ) ΛΊ规格(2丨0X 297公釐) 393722 Λ 7 Β7 五、發明弟明(ί ) -棺入的溝渠内《充以澱稽的氣化矽,以便使棺入的氧 離子與矽晶Η發生反應。在完成製程之後,可能證明這 種方法是能使溝渠靠下邊部分的缺陷最小化的一種較好 方法。 - · —Μ. - I n 一 土衣 (請先閱讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作社印製 -10- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐) 393722 at B7 五、發明辱明(?) 參考符號說明 11.....P A D氣化物層 1 3.....基片 1 3 A.....活件表而 1 5.....氣化矽層 17.....矽晶片層 19.....阻體(遮罩)層 2 1,32.....溝渠 21 A.....溝渠的靠上邊部份 2 1 R.....溝渠的靠下邊部份 25.....氮化矽層 2 8.....二氣化的層區域 3 0.....介電層 3 3,3 4 .....溝渠的分割區域 --r.ll· I------『--- (請先閱讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)

Claims (1)

  1. 公告本3骑 A8 B8 C8 D8 申請專利範圍 渠 溝 及 離 以 隔 ; 成 矽 形 化 有 氣 含 成 而 形 置 處 裝 .,子 體 渠;離 導 溝内氣 C 半..成渠入渠 造括形溝植溝 製包内該於該 於驟片入便充 用步基植以填 係些體子片層 程造導離基電 製,半氣熱介 種驟於將加以 一 步 — hu) _1 ΊΊ ----裝---..----Γ 訂-.-----^泉 (請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨Ο X 29'/公釐>
TW087109460A 1997-06-26 1998-06-15 Integrated circuit devices including shallow trench isolation TW393722B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/883,356 US5783476A (en) 1997-06-26 1997-06-26 Integrated circuit devices including shallow trench isolation

Publications (1)

Publication Number Publication Date
TW393722B true TW393722B (en) 2000-06-11

Family

ID=25382434

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087109460A TW393722B (en) 1997-06-26 1998-06-15 Integrated circuit devices including shallow trench isolation

Country Status (6)

Country Link
US (1) US5783476A (zh)
EP (1) EP0887855A1 (zh)
JP (1) JPH1174344A (zh)
KR (1) KR100540850B1 (zh)
CN (1) CN1133208C (zh)
TW (1) TW393722B (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
US6133123A (en) 1997-08-21 2000-10-17 Micron Technology, Inc. Fabrication of semiconductor gettering structures by ion implantation
KR100275730B1 (ko) * 1998-05-11 2000-12-15 윤종용 트렌치 소자분리 방법
US6093619A (en) * 1998-06-18 2000-07-25 Taiwan Semiconductor Manufaturing Company Method to form trench-free buried contact in process with STI technology
US6355540B2 (en) * 1998-07-27 2002-03-12 Acer Semicondutor Manufacturing Inc. Stress-free shallow trench isolation
US6054364A (en) * 1998-09-08 2000-04-25 Advanced Micro Devices Chemical mechanical polishing etch stop for trench isolation
US6071794A (en) * 1999-06-01 2000-06-06 Mosel Vitelic, Inc. Method to prevent the formation of a thinner portion of insulating layer at the junction between the side walls and the bottom insulator
US6309937B1 (en) * 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
TW415017B (en) * 1999-08-11 2000-12-11 Mosel Vitelic Inc Method of improving trench isolation
US6350659B1 (en) 1999-09-01 2002-02-26 Agere Systems Guardian Corp. Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
US6187650B1 (en) * 1999-11-05 2001-02-13 Promos Tech., Inc. Method for improving global planarization uniformity of a silicon nitride layer used in the formation of trenches by using a sandwich stop layer
US6348395B1 (en) * 2000-06-07 2002-02-19 International Business Machines Corporation Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
US6680239B1 (en) * 2000-07-24 2004-01-20 Chartered Semiconductor Manufacturing Ltd. Effective isolation with high aspect ratio shallow trench isolation and oxygen or field implant
US6432798B1 (en) * 2000-08-10 2002-08-13 Intel Corporation Extension of shallow trench isolation by ion implantation
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
TW521377B (en) * 2000-08-29 2003-02-21 Agere Syst Guardian Corp Trench structure and method of corner rounding
US6524929B1 (en) 2001-02-26 2003-02-25 Advanced Micro Devices, Inc. Method for shallow trench isolation using passivation material for trench bottom liner
US6486038B1 (en) 2001-03-12 2002-11-26 Advanced Micro Devices Method for and device having STI using partial etch trench bottom liner
US6521510B1 (en) 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
US6534379B1 (en) 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
US6583488B1 (en) 2001-03-26 2003-06-24 Advanced Micro Devices, Inc. Low density, tensile stress reducing material for STI trench fill
KR20030056217A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 반도체 섭스트레이트의 소자 분리 방법
US6576558B1 (en) * 2002-10-02 2003-06-10 Taiwan Semiconductor Manufacturing Company High aspect ratio shallow trench using silicon implanted oxide
JP2004280493A (ja) * 2003-03-17 2004-10-07 Sanyo Electric Co Ltd 半導体素子のレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラム
JP2005142319A (ja) * 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
KR100571410B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 트랜치 소자 분리막 형성 방법
US20060063338A1 (en) * 2004-09-20 2006-03-23 Lsi Logic Corporation Shallow trench isolation depth extension using oxygen implantation
CN100416793C (zh) * 2005-11-24 2008-09-03 上海华虹Nec电子有限公司 应用于浅沟槽隔离工艺中改善器件隔离效果的方法
KR100822469B1 (ko) 2005-12-07 2008-04-16 삼성전자주식회사 복수개의 소자를 상호 격리시키기 위한 에어캐비티를구비한 시스템 온 칩 구조물, 듀플렉서, 및 그 제조 방법
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US8112817B2 (en) * 2006-10-30 2012-02-07 Girish Chiruvolu User-centric authentication system and method
KR100845102B1 (ko) * 2006-12-20 2008-07-09 동부일렉트로닉스 주식회사 반도체 소자의 소자분리막 형성방법
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US8299633B2 (en) * 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8956948B2 (en) * 2010-05-20 2015-02-17 Globalfoundries Inc. Shallow trench isolation extension
US8399957B2 (en) 2011-04-08 2013-03-19 International Business Machines Corporation Dual-depth self-aligned isolation structure for a back gate electrode
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
JP6238234B2 (ja) * 2014-06-03 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4842675A (en) * 1986-07-07 1989-06-27 Texas Instruments Incorporated Integrated circuit isolation process
JPH01281747A (ja) * 1988-05-09 1989-11-13 Nec Corp 絶縁膜埋込みトレンチの形成方法
JPH01295438A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5183775A (en) * 1990-01-23 1993-02-02 Applied Materials, Inc. Method for forming capacitor in trench of semiconductor wafer by implantation of trench surfaces with oxygen
JPH0437152A (ja) * 1990-06-01 1992-02-07 Fujitsu Ltd 半導体装置の製造方法
GB9410874D0 (en) * 1994-05-31 1994-07-20 Inmos Ltd Semiconductor device incorporating an isolating trench and manufacture thereof
US5393693A (en) * 1994-06-06 1995-02-28 United Microelectronics Corporation "Bird-beak-less" field isolation method
US5565376A (en) * 1994-07-12 1996-10-15 United Microelectronics Corp. Device isolation technology by liquid phase deposition
US5445989A (en) * 1994-08-23 1995-08-29 United Microelectronics Corp. Method of forming device isolation regions
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법

Also Published As

Publication number Publication date
JPH1174344A (ja) 1999-03-16
CN1204148A (zh) 1999-01-06
KR19990007123A (ko) 1999-01-25
US5783476A (en) 1998-07-21
CN1133208C (zh) 2003-12-31
EP0887855A1 (en) 1998-12-30
KR100540850B1 (ko) 2006-02-28

Similar Documents

Publication Publication Date Title
TW393722B (en) Integrated circuit devices including shallow trench isolation
TW465102B (en) Semiconductor device
TW508669B (en) Process for fabricating a uniform gate oxide of a vertical transistor
TW495916B (en) System and method of forming a vertically oriented device in an integrated circuit
TW432695B (en) A DRAM cell and a method of fabricating an electrical connection between a trench storgae capacitor and an access transistor in a DRAM cell
TW425655B (en) Integration scheme enhancing deep trench capacitance in semiconductor integrated circuit devices
TWI305669B (en) Method for making a raised vertical channel transistor device
TW546688B (en) Method of forming a trench isolation structure and semiconductor device
TW472340B (en) Semiconductor integrated circuit device and its manufacturing method
JP2002270684A (ja) 多量にドーピングしたシリコンを除去するためにミクロ機械加工技術を用いて風船形の浅いトレンチ分離を形成する方法
TW200534479A (en) CMOS fabricated on different crystallographic orientation substrates
US7618865B2 (en) Method in the fabrication of a monolithically integrated vertical device on an SOI substrate
TW399293B (en) A random access memory cell and a method of fabricating RAM cell to reduce oxidation stress
TW469635B (en) Fabrication method of semiconductor memory cell transistor
TW385542B (en) Method for making deep trench capacitor by two stage ion implantment
JPS58500504A (ja) 自己整合埋込みチャネルを具えた半導体装置の製造方法
TW541630B (en) Manufacture of trench-gate semiconductor devices
TW201113983A (en) Single-side implanting process for capacitors of stack DRAM
TW200410371A (en) Structure and method of fabricating a patterned SOI embedded dram having a vertical device cell
TW400640B (en) Semiconductor device having a shallow isolation trench
TW550777B (en) Method and structure for DC and RF shielding of integrated circuits
KR20000053382A (ko) 평면 실리콘-온-절연 기판 및 그 형성 공정
TW432632B (en) Method of forming SOI substrate
TW508700B (en) Semiconductor device manufacturing method
TW512526B (en) Semiconductor integrated circuit device and manufacturing method thereof

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees