TW388124B - Method of producing DRAM capacitance - Google Patents

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A7 _____B7_____ 五、發明說明（） 發明翎嫿： 本發明輿一種半導禮製程之動態随機存取記憶胞 (DRAM cell)有關，特别是一種高密度動態隨機存取記憶 胞電容之製作方法。 發明背景： 積體電路之装構密度（Packing density)不斷地增 加，因此半導體製程不斷朝向超大型積雜電路發展，動態 随機存取記憶體爲一種經常被使用於積體電路之元件之 一，爲了符合高密度之積鱧電路設計趨勢’動態随機存取 記憶胞（DRAM cell)製程之尺寸必須降至次微米，因爲元 件之缩小化而DRAM中之電容也相對的減小，故其儲存 載子之性能亦相對的降低。 動態随機存取記憶髏（DRAM)具有許多之記憶胞 (memory cell)，記憶胞通常由重容器與電晶鱧所構成用 來儲存一位元（bit)之訊號，電晶體之汲極或源極與電容 之一端連接，電容之另一端則與參考電位連接，電晶體之 另一端、閘極則分别與位元線（bit line)與字語線（w〇rd line)連接，因此製造DRAM記憶胞包含了電晶禮、連線 及電容之製程，藉由電容器與源極區之電性接觸，數位资 訊错存在電容器並藉金氧半場效電晶趙' 位元線（bit ΙΊ — 111·----i · I I Γ (請先M讀背面之注意事項再填寫本頁) 訂· .埭 經濟部智慧財產局員工消费合作社印製 2

A7 B7 五、發明說明（） line)、字語線（word line)陣列來取得電容器之數位資 料。傳统中最常使用的電容型態爲平板形電容，主要原因 是平板形電容較容易製造。 但是在元件趨向於縮小化之情形下，爲了提高積集度 而使傳统電容之表面積減少，因此平板形電容則不適合應 用於高密度之DRAM製造，爲使電容儲存能力不會降低 之電容製造方法與結構是電容製程努力之一個方向。假使 繼績使用傳統之平坦式電容器，那麼將會遭遇到如上述之 電容儲存能力降低之問題以及電容可靠度降低之問題，例 如電容器在讀取資料時受雜質之影響如α粒子所產生之 軟記錯（soft errors)將大大提高，並且“再補充（refresh)” 之姨率增加。 傳統之堆疊式電容利用薄氧化矽/氮化矽/氧化矽 (ΟΝΟ)或氮化矽/氧化矽（NO)做爲電容介電質無法顯著地 提异電容的儲存能力。爲了解決上述之問題，電容朝向增 加電容表面積之方向發展，因此發展了溝渠式電容如高基 平板電容（HS PC)與堆疊式電容如鰭狀狀 ^# 晶粒電容 經濟部智慧財產局員工消费合作社印製 時會有電成‘現象Ί次降低電容介電層之厚度也可以 增加電容儲存能力，但是基於良率及穩定性之考量此方法 也有其限制》 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） A7 B7 五、發明說明（） 發明目的及概述： 本發明之目的爲利用化學機械研磨法增加動態随機 存取記憶胞（DRAM cell)之電容表面積之方法。 一做爲絶緣層之介電層形成於晶圓之上，然後，利用 微影以及蝕刻製程將介電層蚀刻形成一接觸洞於介電廣 之中，接著第一導電層形成於介電層之上並填入接觸洞之 中’隨後對第一導電層之表面施以化學機械研磨製程 (CMP)將第一導電層表面粗糙化。此步驟將使第一導電層 之表面粗糙而增加第一導電層之表面積。一犧牲氧化層形 成於被研磨之第一導電層之表面’然後利用微影以及蝕刻 之製程將第一導電層以及氧化層蝕刻用以定義電容之第 一電極，一半球晶粒（HSG)層形成於氧化層之上，此HSG 層同時形成於第一•導電層之側壁之上，随後利用稀釋之氫 氟酸（DHF)或緩衝的氡化物蝕刻（BOE ； buffer oxide etching)溶液將氧化層去除，下一步骤爲沿著第一導電 層、HSG層之表面沈積薄一介電層做爲電容之介電層， 最後，第二導電層形成於上述之電容介電層之上用以做爲. 電容之第二電極。 ----------- :裝 -n ·1 ϋ >1 a— 1 a— I ^(\ V」、 (諝先《讀背面之注$項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 五、發明說明（） 星^簡蕈説明： 第一圈爲本發明之形成第一導電層於晶圓上之截面圈； 第:二圈爲本發明之實施化學機械研磨製程之截面明； 第二圈為本發明之形成電容之電極之截面圈； 第四圈爲本發明之形成4來形晶粒發第一導電層之側壁 上《之截面圖； 第五圈爲本發明之形成介電層於第_導電層上以及形成 第二導雹層於介電層上之截面圈； 第六爲決定平均表面粗糙度之示意圖。 登明詳細説明： 本發明所要揭示的爲利用增加表面積方式以提昇動 態随機存取記憶體性能之方法，本發明利用化學機械研磨 製程來增加電極之表面積，另外本發明利用半球形晶粒來 增加更多之表面積，本發明之方法將於下述之。 參閲第一圖，一晶向爲（100)之單晶矽做爲晶圓2， 一絶緣區域4，例如場氧化區域4形成於半導禮晶圓2 之上’場氧化區域4可以使用砍局部氧化（LOCOS)或是 其他相關之場氧化絶緣區域技術形成於該晶圓2之上做 爲元件間之絶緣作用，一般而言，可以藉由微影舆姓刻技 術蝕刻氮化矽及氧化矽複合層後再以氧化製程形成場氣 化層4於晶圓2之上，完成之後以熱磷酸去除上迷之 經濟部智慧財產局貝工消費合作社印製 A7 ------ B7_ ------- 五、發明說明（) 化矽層，以氫氟酸去除氧化矽層，場氧化區域4之厚度 约爲3000-8000埃之間。當然，溝渠式絶緣區域以亦可 以用來當作元件間之絶緣區域。 接著，一薄二氧化矽層6形成於晶圓2之上做爲閘 極氡化層，此二氧化矽層6 —般爲利用熱氧化法形成， 製程溫度約爲750至1 10CTC之間形成厚度約30至2〇〇 埃。 仍請參閲第一圖，複晶矽8沈積於二氧化矽層6、場 氧化層4以及晶圓2之上，以一實施例而言，此複晶5夕8 爲利用化學氣相沈積法（CVD)所形成，厚度约爲1〇〇〇至 5 0 00埃之間，接著以習知技術形成字語線、位元線、閘 極結構以及側壁間隙，然後以離子植入方式形成择雜區， 上述製程非本發明之重點囡此在此不加以詳述。 隨後，一做爲絶緣層之介電層10形成於上述之閘極 結構、絶緣區域4、以及晶圓2之上，以較佳實施例而言 該介電層10爲利用四乙烯氧矽酸鹽（TEOS)形成厚度约 爲2 000-5000埃之二氧化矽。然後，利用微影以及蝕刻 製程將介電層10蝕刻形成一接觸洞於介電層10之中， 接著厚度約爲3000至10000埃之第一導電層12形成於 介電層10之上並填入接觸洞之中，以最佳實施例而言， 本發明之第一導電層12爲以化學氣相沈積所形成之複晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公着> (請先《讀背面之注意事項再填寫本頁) Γ 裝 I - II 1111111 A7 ---------B7__ 五、發明說明（） *夕，此第一導電看 12可以爲掺雜之複晶矽（doped Polysilicon)或是同步掺雜之複晶矽（in-situ doped polysilicon) ° 參閲第二圈，随後對複晶矽層i 2之表面施以化學機 械研磨製程（chemical mechanical polishing ; CMP}將 複晶矽層12表面粗糙化。研漿、研磨壓力以及研磨墊等 都是影響化學機械研磨結果之因子，特别是研漿顆粒之大 小將影響到一膜層之平均表面粗輪度（average surface roughness ; Ra)，此研漿含有膠體狀之矽土或呈分散之 銘土，研磨顆粒大約爲0.1至0.2微米之間或更大之顆 粒。控制研磨之壓力約爲5至7 psi之間，以及控制研漿 和其他之參數，此將使複晶矽層12之表面粗糙而增加複 晶石夕層12之表面積。 如第四固所示，一犧牲氧化層14形成於被研磨之複 晶石夕層1 2之表面，此氧化層14可以使用化學氣相沈積 法或是熱氧化法，然後利用微影以及蝕刻之製程將複晶矽 層1 2以及氧化層1 4蝕刻用以定義電容之複晶矽第一電· 極另外之實施例爲可以省略形成犧牲氧化層之步 驟’因此犧牲氡化層14之形成爲選擇性地。 其次’爲了更增加電容第一電極12之表面積，本發 明利用半球形晶粒矽（hemispherical grained silicon ; ---------Ίί、-裝--- <請先«讀背面之注意事填寫本頁) 訂· -I噪， 經濟部智慧財產局霣工消费合作社印製 7

A7 B7 五、發明說明（） (請先閱讀背面之注f項溥填寫本頁) HSG)形成於上述第一電極12之側壁之上，半球形晶粒 石夕的表面積约大於傳統矽的表面積兩倍。通常，HSg之 晶粒約爲200至500埃，因此，HSG之平均表面粗糙度 (Ra)約爲100-400埃。而將複晶矽經過化學機械研磨後 之平均表面粗糙度（Ra)約爲大於1〇〇〇埃。 參閲第六圈，可以利用第六圈所示之方法計算平均表 面粗糙度（Ra)，平均表面粗糙度之計算公式如下：

Ra=忐 f ly(x) Idx， X代表表面之長度，y代表表面尖峰之高度，lm代表 所需要計算之表面長度。可以控制CMP之研磨參數，使 得經研磨後之複晶矽Ra大於HSG之Ra，因此經CMP 粗糖化之複晶矽表面積將超過兩倍於複晶矽表面積。 參閲第四圈，一 H SG層16形成於氧化層i4(若有形 成氧化層14)之上或是複晶矽層12之上，此HSG層16 亦同時形成於複晶矽層12之側壁之上。HSG層16可以 利用低壓化學氣相沈積法利用以氦（He)稀釋之siH4(He-diluted SiH4)氣鱧在溫度550¾左右形成。随後利用 經濟部智慧財產局貝工消費合作社印製 DHF 或 BOE(buffer oxide etching)溶液將氧化層 μ 去 除（若氧化層14形成於複晶矽層12之上}。 參閲第五圈，下一步嫌爲沿著第一導重層（複晶發 廣）12、HSG廣16之表面沈積一介電層18做爲贫容之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公;St) A7 B7 五、發明說明（） 介電層，一般此介電層18可以利用N/O、O/N/O之複 合薄膜或是利用高介電之薄膜如 Ta2〇5、鈦酸鋇 (BaTi〇3)、鈦酸鳃鋇（BST)、鈦 (PZT)等。 _ 一 „ lEwiroil 最後第二導電層20形k於·丄地之黾t介電層18之 上用以做爲電容之第二電極，第二導電層20可以利用掺 雜複晶矽（doped polysilicon)、同步掺雜複晶矽（in_situ doped polysilicon)或氮化鈦（TiNW 〇 本發明之電容將大量增加電容之表面積，因此本發明 將提异電容乏儲存能力。 本發明以較佳實施例説明如上，而熟悉此領域技藝 者’在不脱離本發明之精神知圍内，當可作些許更動 飾，其專利保護範圍更當視後附之申請專利範困及其等同 領域而定。 — — — II^II^L I ^ —— — — — ^ ·11!11111 . . Γ <請先闓讀背面之注f項再填寫本頁) 經濟部智慧財產局員工消费合作钍印製 9

Claims (1)

1. 8； 388124 B8 C8 D8 六、申請專利範圍 申請專利範圓： 1 · 一種積體電路電容之製作方法，該方法至少包含1: 形成第一導電層於一晶面之上； 以化學機械研磨製程將該第一導電層之表面粗糙化； I*刻該第一導電層以定義該電容之第__電極； 形成半球形晶粒矽於該第一電極之側壁〜上以增加該第一 雹接之表面積； 形成電容介電屝於該第一導電層、該半'農形晶粒矽之表面 上；及 形成第二導電層於該電容介電層之上。 2.如申請專利範圍第i項之方法，其中飿刻上述之第^一 導電層之前更包含形成一氧化層於該第一導電層之上。‘ 3 ·如申請專利範困第2項之方法，其中形成上述之電容 介1層之前更包含去除該氧化層》 4. 如申請專利範团第3項之方法，其中上述之氡化|以 DHF去除。 5. 如申請專利範園第3項之方法，其中上述之氡化層以 BOE去除。 6.如申請專利範面第1項之方法，其中上述之電容介電 {請先閱讀背面之注^^項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ------rk------訂------f,4 L--ί Iff 經濟部智慧財產局員工消費合作杜印製 A8 388124 D8 六、申請專利範圍 層係選自下列所組成之疾群之一或任意組合Ta 2 0 5、 BaTi03、BST、PZT。 7. 如申請專利範圍第1項之方法，其中上述之電容介電 層爲N/0複合薄膜。 8. 如申請專利範圍第1項之方法，其中上述之電容介電 層爲'O/N/O之複合薄膜。 9. 如申請專利範圍第1項之方法，其中上述之第一導電 層'係選自掺雜複晶梦（dope._d poly silicon)及同步摻雜複 晶石夕（in-situ doped polysilicon)之族群之一。 10. 如申請專利範圍第1項之方法，其中上述之第二導電 層#選自掺雜複晶石夕（doped poly silicon)及同步#雜複. 晶石夕（in-situ doped polysilicon)之族群之一。 本紙張尺度適用中國國家揉準（CNS ) A4洗格（210X297公釐） ί 1--^----c·^------訂------i.4L---rlj (請先閱讀背面之注意事項再填寫本頁)