TW386262B - Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers - Google Patents

Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers Download PDF

Info

Publication number
TW386262B
TW386262B TW085113449A TW85113449A TW386262B TW 386262 B TW386262 B TW 386262B TW 085113449 A TW085113449 A TW 085113449A TW 85113449 A TW85113449 A TW 85113449A TW 386262 B TW386262 B TW 386262B
Authority
TW
Taiwan
Prior art keywords
layer
cvd
pattern
ozone
chemical vapor
Prior art date
Application number
TW085113449A
Other languages
English (en)
Inventor
Lu-Ming Liou
Shiun-Ming Jang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Application granted granted Critical
Publication of TW386262B publication Critical patent/TW386262B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Description

五 發明説明（ A7 B7 經濟部中央標隼局員工消費合作杜印製 ,_ 發明說明 1 ·發明之領域 . 本發明大致關於積體電路 發明係關於減少積體電路内緣物：。更特別地，本 物層的圖樣敏感度之方法。^補助化子蒸鍍氧切絕緣 2.先行技藝之説明 . 如半導體積體電路技術之發一 體電路裝置與導體元件尺寸 ：一：二已有在積 路裝置之導體元件之縱橫比之：在叉連積體電 一 ’、 士應增加。由於這些在道㈣ 凡件尺寸之降低及在導髀元件 — Sa 俨+„+ τ1兀件故檢比t增加，對於可在積 月豆电路内形成呈現優異充螘間隙 ' /、间隙犯力之緣物層之方法與 柯枓，有持續之需求。 广=現優異充滿間隙能力之絕緣物層技藝之近來發展爲， 助化學！ I度（c VD)方法沈積於積體電'路内圖樣層 <乳化矽絕緣物層。經臭氧輔助化學蒸鍍（cvd)方法沈積 疋氧化矽絕緣物層，在形成積體電路内稠密高縱横比圖樣 化導體層間之無孔隙充塡間隙氧化矽絕緣物層，特別有效 0 雖4 It臭_篇^___助」匕_學·..系.藥（CVD)方法形成之、氧化3夕絕緣 物層通常呈現出色之充填間隙特徵，此氧化石夕絕緣物層並 非典重大之缺點。特別地，此技藝已知臭氧輔助化學蒸鍍 (CVD)氧化石夕絕緣物層，一名殳呈現才見形成沈積臭氧j^助化 學蒸鍍（CVD)氧化矽絕緣物層之圖樣化基材層之材料而定 之圖樣敏感度。圖樣敏感度由在不同基材層上形成臭氧辅 - (#先閣讀背面之注意事項再填寫本百° 裝---- 訂— ! _k—----------------- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） 五、發明説明（2 經濟部中央樣準局貞工消费合作社印製 助化學蒸鍍氧化矽絕緣物 保溫時間所生成。層用…沈積速率及/或不同::臭氧輔助化學蒸鍍(CVD)氧化砂絕緣物層形成於圖 :广體電路層上時之圖樣敏感度結果之圖樣化積體電路 /、一般爲由氧切形成之絕緣物基材層。形成於某材層2«化堆疊’―般爲圖樣化導體堆疊，其包括 圖樣化導體層“與413，其下各爲圖樣化下阻擋層3a與3b’及其上各爲圖樣化上阻擋層5a與5b。圖樣化導體層4a. 與4 b —般由含·|呂合合道㈣形士、 至寸形成’而且圖樣化阻擋層3a、 3 b、5 a、與51» —般由氮化鈦形成。/ 如圖1所不，在暴露邵份之基材層2與圖樣化堆疊之特定 沈積條件與參數㈣成時，—組臭氧輔助化學蒸鍍（CVD) 氧化矽絕緣物層8&、8b、與8c，在由基材層2至圖樣化導 Ba層4a與4b，及最後至圖樣化上阻擋層5a*5b ,呈現降 低炙沈積速率及增加之保溫時間。亦如圖丨所示，臭氧輔 助化學蒸鍍（CVD)氧化矽絕緣物層8 &、8b、與8c並未形 成於圖樣化上阻擋層4與几之表面上，直到達到在圖樣 化上阻擂層5 a與5 b層上形成臭氧輔助化學蒸鍍（CVD)氧化 矽緣物層疋保溫時間。因此，由沈積速率差異與保溫時 間差異生成圖樣敏感度，其明示爲臭氧輔助化學蒸鍍（cvd)氧化矽絕緣物層8 a、8 b、與8 c上升，但未至圖樣化上阻. 擋層5a與5b上之尖點。 於圖2爲類似描述於圖丨之積體電路橫切面圖之積體電 (請先閲讀背面之注意事項再填寫本頁) 裝-- 訂 -------------- 5- 本紙張尺度賴TiiiSTcNS ) A4· (1TGX297公釐） 五 、發明説明（ A7 B7 各示圖，除了掩蔽之保形氧切絕缘物層7在其 ^成1氧輔助化學蒸鍍（⑽）氧化石夕絕緣物層8a、8b' 。俾^已形成①基材層2與圖樣化堆疊之暴露表面上 保形氧化魏緣物層7之存在，雖然一般減少，在 化石”绝Γ絕緣物層7上形成臭氧輔助化學蒸鍍（cvd)氧 層8a，、與8。時，仍觀察到圖樣敏感度。 於圖1之積體電路，圖樣敏感度對應形成基 材層2與圖樣化堆疊之材料。 =對產生積體電路内圖樣層上之臭氧輔助化衫鍍（c 緣物層内圖樣敏感度之材料考量之相關現 :在同時影響此圖樣敏感度之圖樣層區域密度現象。特别 域丄關於積體電路内由氮化致形成之圖樣屬已觀寧到，區 “度超過约50%之氮化鈦圖樣層，提供形 比區域密度小於約4〇%之圖樣化〜貝貝上 (即，較低沈積速率及較長保溫時〈圖樣敏感-度 (CVD)氧切料物層之圖樣層/ Ί仙化學蒸鍍 雖然在如圖樣化導體層之圖樣 輔助化學蒸鍵(CVD)氧化爾物層二=形成臭氧-許多新類臭氧辅助化學義⑽)氧化 法作爲基石楚之特徵，圖樣敏感度關於其他之自^沈積万 蒸鍍（⑽）氧化梦絕緣物J 學 地’集要在積體電路内之圖樣層上形成呈 争別. 層之臭氧輔助化學蒸鍍（CVD)氧切絕緣❹P越圖樣 感度爲有害的。 g時’圖樣敏 (請先閱讀背面之注意事項再婆寫本頁) 裝--
、1T iji-------- -6 - 本紙張尺度適财目Η家標 (210X297公釐） 經 濟部中央橾準局員工消費合作社印製
、發明説明（ A7 B7 臭此技藝希望提供在積體電路内之圖樣層上限制 ==學蒸錢(峰切絶緣物層之方法此技源自高區域密度圖様層之圖樣敏感度之 * 本發明朝向這些目標而指引。 發明之概要 本？ 月之第-目的爲提供減少形成於積體電路内圖樣層 k氧輔助化學蒸鍍（CVD)氧切絕緣物層的感 度又万法。 本發明之第二目的爲提供依照本發明之第—目的之方法 :此方法可應用於形成積體電路内臭氧輔助化學蒸艘（CVD) 氧化砂絕緣物層之高區域密度圖樣層。 本1明之第二目的爲提供依照本發明之第一目的與本發 明炙第二目的之方法，此方法亦爲可製造的。 依…、本lx明之目的’提供減少形成於積體電路内圖樣層 上I臭虱輔助化學蒸鍍（CVD)氧化矽絕緣物層的圖樣敏感 度之方法。爲了實行本發明之方法，首先提供具有形成於 其上之圖樣層之半導體基材。在圖樣層上形成臭氧輔助化_ 學蒸鐘（CVD)氧化珍絕緣物層時，此圖樣層提供圖樣敏感 度。此圖樣層亦易於以電漿修改，其在形成於圖樣層上時 ，減少臭氧輔助化學悉鍍（CVD)氧化矽絕緣物層之圖樣敏 感度。圖樣層以電漿處理，然後臭氧輔助化學蒸鍍（CVD) 氧化矽絕緣物層形成於圖樣層上。 本發明t方法減少形成於積體電路内圖樣層上之臭氧輔 助化學詻鍍（CVD)氧化矽絕緣物層之圖樣敏感度。雖然本 (讀先閱讀背面之注意冬項再4,寫本頁) 訂--- ,IU - - -1 . • I II · -7- 本紙張尺度適用史國國豕襟準（CNS ) A4規格（21 〇 X 29*7公慶） 五、發明説明（5 A7 B7 經濟部中央標準局員工消費合作杜印14 發明方法之電漿處理不 全了妒y θ 、 >改積肢包路内圖樣層之機構並未完 fs疋顯然地，臭氧輔助化學某铲rrvm祭k 緣物層形成於圖樣層上時，提供二:：鍍(CVD)氧切絕 依照本發明方法之電丄敏感度之圖樣層在以 太双 水處理時，袄供圖樣敏感度之減少。 助化學蒸鍍_)氧=形成積體電路内臭氧輔 匕夕、，'巴緣物層〈高區域密度圖樣層。 造=:!改積體電路内層之電聚之方法，在積體電路製 ⑤跋/ f已。此方法爲易於製造及易於應用於積體 %备内之咼區域密度圖樣層。 圖式之簡要説明 形成此揭示之具體部份之附圖，表示以下： 、圖1與圖2顯示，臭氧輔助化學蒸鏡（CVD)氧化碎絕緣物 層形成於積體電路内圖樣層上時，一對描述先行技藝之圖 .樣敏感度結果之略示橫切面圖。 、.圖3至圖7顯示，描述本發明方法之第一較佳具體實施例 心一系列略不橫切面圖，積體電路内圖樣層上之臭氧輔助 化學热鍍（CVD)氧化矽絕緣物層之圖樣敏感度減少。 、圖8與圖9顯示，描述本發明方法之第二較佳具體實施例 之·一系列略示橫切面圖，積體電路内圖樣層上之臭氧輔助 化學蒸鍍（CVD)氧化矽絕緣物層之圖樣敏感度減少。 圖1 〇顯示，形成本發明實例i _ 8之臭氧輔助化學蒸镀 (CVD)氧化矽絕緣物層用之〇3_TE〇s絕缘物層厚度對沈積 時間之圖表。 -8-
本紙張尺度適用中國國家標準.（CNS (请先閲讀背面之注意事項善填寫本貫) ·.----,------------ 、1Τ k l^n —λ—14 I# I ^11^1 經濟部中央橾準局員工消費合作社印製 A7 ' B7五、發明説明（6 ) 較佳具體實施例之説明 本發明提供減少形成於積體電路内圖樣層上之臭氧輔助 化學蒸鍍（CVD)氧化矽絕緣物層的圖樣敏感度之方法。積 體電路内圖樣層上之臭氧輔助化學蒸鍍（CVD)氧化矽絕緣 物層的圖樣敏感度已揭示於此技藝。例如，參見S. Μ. Jang等人之〃選擇性沈積氧化矽矽絕緣物層之方法、，美^ 國專利申請案序號08/5 18706，1995年8月24曰提出，此敎 示在此餅入作爲參考（該中讀豸己取得表國I刹，S#為 本發明之方法藉由以電漿處理形成臭氧輔助化學蒸鏡 (CVD)氧化矽絕緣物層之圖樣層，而減少臭氧輔助化學蒸 鍍（CVD)氧化矽絕緣物層的圖樣敏感度。雖然圖樣層之電 漿處理提供可形成具有減少圖樣敏感度之臭氧輔助化學蒸 鍍（CVD)氧化矽絕緣物層之圖樣層之機構並未完全了解， 但是顯然地，依照本發明之方法電漿處理圖樣層，提供可 形成具有減少圖樣敏感度之臭氧輔助化學蒸鍍（CVD)氧化 石夕絕緣物層之圖樣層。 本發明之方法可用以在各種型式之積體電路内，形成具-有減少圖樣敏感度之臭氧輔助化學蒸鍍（CVD)氧化矽絕緣 物層之圖樣層。本發明之方法可用以在積體電路内形成臭 氧輔助化學蒸鍍（CVD)氧化矽絕緣物層，包括但不限於動 態隨機進取記憶體（DRAM)積體電路、靜態隨機進取記憶 體（SRAM)積體電路、應用指定積體電路（ASICs) '在其構 造内具有金屬氧化物半導體場效應電晶體（MOSFETs)之積 體電路、在其構造内具有雙極電晶體之積體電路、及在其 -9- (請先閱讀背面之注意事項再填寫本頁) 舊/
、1T / 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、發明説明（7 A7 B7 經濟部中央操準局員工消費合作社印裝 I:: ϋ雙:二補金屬氧化物半導體(BlCM〇S)電晶體 浐敏咸广万法在積體電‘内形成具有減少圖 =感度^㈣助化學蒸鍍（CVD)氧切 有廣；之疋應用性。 胃 八 現在參考圖3至7 ,其顯示—手列一 ,_ ^ 尔幻义略不橫切面圖，描述 在積肢電路内圖樣層上步出3 ig| .士 , ^ 肋仆本成主現減少圖樣敏感度之臭氧辅 力化予詻鍍(CVD)氧化矽絕緣物層之本發明第一較佳I， 實施例之結果。示於圖3爲積體電路在其早期形成階段之 略示橫切面圖。 示於圖3爲半導體基材1〇，其表上及之内形成隔離區域 12a與12b。其上可實行本發明之半導體基材可以掺染物極 性、任何摻染物濃度及任何結晶定向形成。一般而言，其 上實行本發明之半導體基材10爲具有（1〇〇)結晶定向之N、_ 或P _矽半導體基材。 .可在半導體基材内及之上形成隔離區域之方法在此技藝 爲已知的。此方法包括但不限於經適.當氧化罩而暴露之— 部份半導體氧化，以在半導體基材内及之上形成隔離區域 之方法，及分離絕緣層形成於半導體基材表面上，繼而圖 樣化以在半導體基材上形成隔離區域之方法。對於本發明 之弟一較佳具體實施例’隔離區域12 a與12 b較佳爲，纟&由 消耗經氧化罩而暴露之一部份半導體基材10，以在半導體 基材1 0内及之上形成氧化矽之隔離區域l2a與12b之熱氧 化方法而形成。 亦描述於圖3内爲其上有閘電極1 6之閘氧化物層1 4。間 (請先聞讀背面之注意Ϋ-項再填>r本頁) ---衣--- 訂----- ^-- -10- 本紙悵尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、發明説明（8 氧化物層丨4與閘電極丨6均在丰 j在牛導體基材1 0义活性半導體 域上。閘氧化物層1 4盘閘雷打认、人p 邮 〃、閘包極16均為金屬氧化物半導 姐％效應電晶體（M0SFET)之组件。 在半導體基材之活性半導體區找μ π七PE)" ㊉— ' 、、 干7 l 5域上形成閘氧化物層與閘 %方法在此技藝爲已知的。 閉虱化物層可經包括但不 限A ’半導體基材之活性半導 干寸把E域衣面乳化，以在活性 牛寸眩區域上形成掩蔽閘氧化物 胳js八，層法及掩蔽閘氧化 物層分別沈積於活性半導體區域 表面上心万法而形成。 v成於半導體基材之活性半導濟F# 、R θ ' 1千寸域上·^掩蔽閘氧化物層 過1部份可經此技藝習知之蝕刻方法而去除。 積體電路内之閘電極-般經此技藝習知乏方法，圖樣化 及蝕刻形成於掩蔽閘氧化物層表面上之閘電極材料之掩蔽 :而形成。-般而言，閉電極材料之掩蔽層由高導電性材 2形成，如金屬、金屬合金、高捧_、與聚梦化物( 4矽/矽化物堆疊）。 經濟部中央操準局員工消费合作社印製 心對於本發明之第-較佳具體實施例，閉氧化物層14較佳 局，經由經半導體基材i 〇之活性半導體區域在約8⑽至约 1000度拉氏疋溫度t熱氧化，而形成之掩蔽閘氧化物層之 圖樣，而形成，以產生約70至約120A之厚度。舞於:發 明I第一較佳具體實施例，閘電極16較佳爲，藉由圖樣/匕 與独刻經臭氧輔助化學蒸鍍(CVD)方法，使用錢作爲珍 源材料與適當之摻染物種，以約2500至約3000人之厚度， 5成，掩蔽閘氧化物層上之高摻染聚矽之掩蔽層而：：。 一但高摻染聚矽之掩蔽層已圖樣化而產生閘電極16，閘電 -11 - 經濟部中央標準局員工消費合作社印製 五、發明説明（9 極1 6可用作爲蚀别置 物層14。 ]罩w自掩蔽閉氧化.物層圖樣化問氧化
"^ 趴圖J爲形成於半導體基材1 0之活#半道袖F 域内，在未被閘電極16、nei仆此a r—牛 】h垆、 閘虱化物層1 4、隔離區域12a與 l2b佔據疋區域i源/吸電 ^ Λ ^ , 7 與18b心存在。在半導 材内形成凉/吸電極之古、本 一 …+ t I乏万去與材料在此技藝爲已知的。此 万法舁材料一般使用離子化 0及以足夠t速度植入半導體其 材内之捧染物種，及在半道 ' _ 干γ把基材内形成對源/吸電極足 約〈導A性區域之劑量。源/吸電極所需之極性指定用以 形成源/吸雷極之掺染物種之極性。在此技藝常 捧
染物種、硼摻染物種、與磷摻染物種。對於本發明之第二 較佳具體實施例，源/吸電極18a與ub較佳爲經由以每平 方公分劑量約1E14至約1E16個離子，及約5 〇至約15〇 keV 離子植入能量，將適當之摻染物種植入半導體基材1〇内之 活性區域而形成。 形成包含形成於半導體基材i 〇内之源/吸電極18a與〗8b ，及在接合源/吸電極l8a與18b之閘氧化物層14上閘電極 16(金屬氧化物半導體場.效應電晶體（m〇SF]ET)結構後， 可進行形成本發明之減少圖樣敏感度臭氧輔助化學蒸鍍 (CVD)氧化矽絕緣物層之次一系列方法步驟。這些方法步 ，驟之結果以描述於圖4之略示橫切面圖顯示。 '示於圖4爲形成於結構描述於圖3之積體電路上之掩蔽平 面化預金屬介電物（PMD)介電層20之存在。在積體電路内 形成掩蔽平面化預金屬介電（PMD)層之方法與材料在積體 __ -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先聞讀背面之注意Ϋ-項再填'貧本頁)
五 經濟部中央標準局員工消費合作社印製 -13- A7 B7 、發明説明（1〇 %路製造之技藝爲已知的。雖然 、卫非给對，掩蔽平面化預 至屬介電（PMD)層一般經此技藝習知. ,^ 仪為白知又万法，經平面化形 成万；積體電路表面上之掩蔽之適當 — 、田a %層而形成。可形成 ⑽遇當介電層之方法與材料，包括但不限於經包括但 不：於化學蒸鍍(CVD)方法、電漿增強化學蒸鍍卿— :二與物理蒸鍍(PVD)噴鍍方法之方法，沈積於半導體’ 基材表面上之氧切介電材料、氮切介電材料、與氧氮 化碎介電材料。掩蔽之適當介電材料可經包括但不限於反 應性離子㈣卿回#平面化方法、及化學機械抛光 (CMP)平面化方法艾方法而平面化。對於本發明之第一較 佳具體實施例’掩蔽平面化預金屬介電（pMD)層2。較佳爲 由經電漿增強化學蒸鍍（PECVD)方法沈積於半導體基材1〇 並且平面化至咼於源/吸電極i 8a與18b約8〇⑻至約 12000A之厚度之氡化矽形成，如此技藝所常見。 亦示於圖4爲形成於掩蔽平面化預金屬介電（pMD)層2 〇 上之對圖樣化第一導體堆疊之存在。一對圖樣化第一導 體堆疊内之第一堆疊包括圖樣化第一導體層24&，其下爲 圖樣化第一下阻擋層22a，及其上爲圖樣化第一上阻擋層 26a。一對圖樣化第一導體堆疊内之第二堆疊包括圖樣化 第一導體層24b，其下爲圖樣化第一下阻擋層22b，及其上 爲圖樣化第一上阻擋層26b。圖樣化導體層與圖樣化阻擋 層形成於積體電路内之圖樣化導體堆疊内之方法與材料在 此技藝爲已知的。雖然並非絕對，圖樣化導體層與圖樣化 阻抬層一般經此技藝習知之方法，圖樣化掩蔽導體層與掩 概張尺度咖中國國家^〔 2^29¾ (諳先聞讀背面之注意事項再填寫本頁)
Λ7 B7
五、發明説明（Μ i故阻擋層而形成。掩蔽導體層可由包捨但不限於金屬、金 屬合金、及高摻染聚矽之導體材料形成。掩蔽阻擋層可由 包括但不限於金屬氮化物阻擋材料、金屬矽化物阻擋材料 、與金屬氧化物阻擋材料形成。圖樣化掩蔽導體層與掩蔽 P:擋層均經包括但不限於熱輔助沈積方法、電子束輔助沈 知万法、化學蒸鍍（CVD)方法、與物理蒸鍍（PVD)噴鍍方 法之沈積方法，形成於積體電路内。 對於本發明之第—較佳具體實施例，圖樣化第一下阻擋 層22a與22b較佳爲由氮化鈦以約8〇〇至約12〇〇a之厚度形 成此外，圖樣化第一導體層24a與24b較佳爲由含鋁合金 以約4000至約6000A之厚度形形。最後，圖樣化第—上阻 擋層26a與26b亦較佳爲由氮化鈦以約1〇〇〇至約"〇〇人之 予度形成對於本發明方法之最適用途，由氮化妖形成時 圖饭化第一上阻擋層26a與26b之區域密度較佳爲大於約 10% 〇 後，示於圖4爲處理一對圖，樣化第一導體堆疊之暴露 ^面及掩蔽平面化預金屬介電（PMD)層2G之暴露表面的第 :電漿28之存在。雖然一對圖樣化堆疊之暴露表面及掩蔽 平面化預金屬介電層2 〇之暴露表面的電漿處理，提供其上 可形成具有減少圖樣敏感度之臭氧輔助化學蒸鍍（cvd)氧 化石夕絕緣物層之圖樣層之機構並未完全了冑，但是顯然地 ’已以電漿處理-對圖樣化導體堆疊之暴露部份及掩蔽平 面化預金屬介電（PMD)層2 0之暴露部份時，形成具有減少 圖樣敏感度之臭氧辅助化學蒸鍍（CVD)氧化硬絕緣物層。 ____ m n 1- I In ......— 狀衣 1 - - m J - I-· {請先閔讀背面之注意事項再填寫本頁) 訂一-- • I I— II— · 家裙準~—- 無不當之會驗，孰朵 漿可用以處理各種型可易於決定各種形式之電 輔助化學蒸鍍（CVD)氧化方法與材科，使得臭氧 之上，呈現減少圖俨.斂巴層可形成於這些圖樣層 切絕緣物層。形成圖樣層之不同匕^鍍（CVD)氧 修改，使得具有減少圖樣敏咸 义以不同之電槳 氧化梦絕緣❹捕助化學蒸鍍(CVD) 奶層Γ形成於这些圖樣層之上。 對於本發明方法之第一較佳且 ，气雷喂接枇m ^ “肢貝施例，已實驗地發現 U 疋供用以處理圖樣化第—導體堆疊之暴露 掩蔽平面化預金屬介南fplun 刀 28之，… )層20之暴露部份的第-電襞 經濟部中央標準局員工消費合作社印製 ^ 式。可形成氮電漿之方法及暴露於這此電漿之 積體=表面在此技藝爲已知的。氮電裝一般在氮氣流速 反心Θ壓力、半導體基材溫度、與無線電頻率電力之控 制穌件下，形成於氮電漿反應槽内。對於本發明方法之第 一較佳具體實施例，使用氮電漿之第-電漿28較佳爲在以 I形成：0)每分鐘約400至約6〇〇標準立方公分（sccm)之 氮氣*速，（2)約1至約2托耳之反應槽壓力；（3)約3 8〇至-約420度攝氏半導體基材溫度；及⑷約4〇至約6〇瓦之 13,56 MHz無線電頻率電力及約420至約480瓦之350 kHz無 線電頻率電力。圖樣化第一導體堆疊之暴露部份及掩蔽平 面化預金屬介電（PMD)層2 0之暴露部份，較佳爲以氮電漿 第一電.漿2 8處理約160至約200秒之時間。 被在參考圖5，其顯示描述結構描述於圖4之積體電路之 進一步處理的結果之略示橫切面圖。示於圖5爲形成於結 15 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐） Λ7 B7 經濟部中夹標準局貞工消費合作社印製 五、發明説明（13 構描述於圖4之積體電路上之第—^ iv 臭虱輔助化學蒸鍍（CVD) 氧切絕緣物層3G之存在。臭氧輔助化學蒸鍍（cvd)氧化 石夕絕緣物層形成於積體電路内之方法與材料在此技疏爲已 知的。如此技藝所常見，臭氧輔助化學蒸艘（cvd)氧化珍 圪％物層3 0較佳局使用正矽酸四乙酯（TE〇s)作爲矽源材 料而形成，雖然其他之石夕源材料亦可使用。形成臭氧輔助 化學蒸鍍（CVD)氧化矽絕緣物層3 〇之其他較佳方法參數包 括，约12 : 1至約16 : 1之臭氧：TE〇s莫耳比例、約35〇至 約550托耳之反應槽壓力、每分鐘約27至約42標準立方公 分（seem)之正矽酸四乙酯（TE〇s)流速、每分鐘約185〇至約 275 0彳示準立方公分（sccm)之背景氦流速、約至約度 攝氏之沈積溫度、及每分鐘約4〇〇〇至約6〇〇〇標準立方公分 (seem)之氧（臭氧載體氣體）流速。第一臭氧輔助化學蒸鍍 (CVD)氧化矽絕緣物層30較佳爲，以足以在圖樣化第一上 阻擋層26a與26b之表面上，形成約4〇〇〇至約6〇〇〇 A厚度之 第一臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層3 〇之時間而 形成。在形成一對圖樣化第一導體堆疊與掩蔽平面化預金， 屬介弘層2 0之較佳材料與尺寸之程度内，約“ο至約240 秒之沈積時間爲第一臭氧輔助化學蒸鍍（CVD)氧化矽絕緣 物層30之典型。如圖5所描述，由於圖樣敏感度，形成第 一臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層3 0，而無第一 臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層3 〇之表面地形之 重大變化。 現在參考圖6，其顯示描述結構描述於圖5之積體電路之 -16- 私紙张尺度適用中國國家榇準（c叫M規格（2丨〇><297公釐 mu. i»n nn ml n d^n tlli n ml I— · „ -. , < (諳先閲讀背面之注意事項再填寫本頁) 訂-- A7 B7 五、發明説明（14 ) 進一步處理的結果之略示橫切面圖。示於圖6爲掩蔽平面 .化第一導體間介電（ICD)層3 2。掩蔽平面化第一導體間介 電（ICD)層32可由積體電路製造技藝已知之許多方法與材 料形成、包括但不限於氧化矽介電材料、氮化矽介電材料 、與氧氮化矽介電材料，經化學蒸鍍（CVD)方法、電漿增 強化學蒸鍍（PECVD)方法、與物理蒸鍍（PVD)喷鍍方法沈 積。對於本發明方法之第一較佳具體實施例，蔽平面化第 一導體間介電（ICD)層3 2較佳爲經類似，形成掩蔽平面化預 金屬介電（PMD)層20之方法與材料之方法與材料形成。此 方法與材料較佳爲包括經電漿增強化學蒸鍍（PECVD)方法 ，在第一臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層3 〇上形 成掩蔽之保形導體間介電（ICD)層，繼而經反應性離子蝕 刻（RIE)回蝕平面化方法，或化學機械拋光（CMP)平面.化方 法，平面化掩蔽之保形導體間介電（ICD)層，如此技藝所 見。’一般而言，掩蔽之平面化第一導體間介電（ICD)層3 2 具有約3000至約5000A之厚度。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) .亦示於圖6爲包括圖樣化第二導體層36a與36b之一對圖-樣化第二導體堆疊，其下爲圖樣化第二下阻擋層34a與34b ，及其上爲圖樣化第二上阻擋層38a與38b，各層較佳爲經 等於形成對應之第一下阻擋層24a與24b、圖樣化第一導體 層22a與22b、及圖樣化第一上阻擋層26a與26b之方法、材 料、與尺寸之方法、材料、與尺寸形成。 最後，亦示於圖6爲處理圖樣化第二導體堆疊之暴露表 面及掩蔽平面化第一金屬間介電（ICD)層32之暴露表面的 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） """""~ B7 五、發明説明（15 ) " ---- (祷先閲讀背面之注意事項再填寫本頁) 第二電漿40之存在。類似第—電漿28.+，第二電漿“亦較 佳馬由氮電漿形成。此外，較佳之氮電漿第二電漿4〇亦較 佳爲，在等於用以形成較佳氮電漿第一電漿28之方法條件 下形成。最後，類似較佳氮電漿第一電漿28，較佳之氮電 繁/第二電漿40較佳爲，使用約16〇至約2〇〇秒之處理圖樣 化罘二導體堆疊之暴露表面及掩蔽平面化第一金屬間介電 (ICD)層3 2之暴露表面的處理時間。 、在以較佳之氮電漿第二電漿4 〇處理圖樣化第二導體堆疊 =暴露表面及掩蔽平面化第—金屬間介電（iCD)層3 2之暴 。表面時，形成其上可形成具有減少圖樣敏感度之.第一臭 氧輔助化學蒸鍍（CVD)氧化矽絕緣物層之圖樣層。描於圖 7局形成此第一臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層 之結果。 示於圖7爲形成結構描述於圖6之積體電路上之第二臭氧 輔助化學蒸鍍（CVD)氧化矽絕緣物層4 2。第二臭氧輔助化 學蒸鍍（CVD)氧化矽絕緣物層4 2佳爲，經等於形成第—臭 氧輔助化學蒸鍍（CVD)氧化矽絕緣物層3 〇之方法、材料、 與尺寸之方法、材料、與尺寸形成。 經濟部中央標準局員工消費合作社印製 在形成第二臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層4 2 時，經本發明方法之第一較佳具體實施例形成積體電路。 如此形成之積體電路其中已在圖樣層上形成多重臭氧輔助 化學蒸鍍（CVD)氧化矽絕緣物層。比較此技藝已知之臭氧 輔助化學蒸鍍（CVD)氧化矽絕緣物層，此臭氧輔助化學養 鍍（CVD)氧化矽絕緣物層以具有減少之圖樣敏感性而形成 ________ -18 - 本尺度適用中國國家標準（CNS ) A4i^.2丨〇x297公楚 1 A7 B7 經濟部中央樣準局員工消費合作杜印裝 五 '發明説明（16) 二減少之圖樣敏感性源自首先處理其上以電漿.，較佳爲氮 %漿，形成臭氧輔助化學蒸鍍氧化矽絕緣物層之圖樣層。： 、除了本〃發明方法之第一較佳具體實施例，亦存在本曰發明 方法t第二較佳具體實施例。本發明方法之第二較佳具體 實施例等於本發明方法之第一較佳具體實施例，除了經= 發明方法之第二較佳具體實施例形成之積體電路之單:特 點。此單一特點參考圖8與圖9而描述。 示於圖8爲等於描述圖4之積體電路之積體電路，除了掩 蔽之第~保形金屬間介t(IMD)層27之存在。掩蔽之第— 保形金屬間介電（IMD)層27較佳爲，由經使用正矽酸四乙 酯（TEOS)作爲矽源材料之電漿增強化學蒸鍍（1>£(：乂〇)方法 ，沈積約500至約2000A之厚度之氧化矽介電材料形成。 掩蔽之第一保形金屬間介電（1河〇)層27形成於圖樣化第— 導體堆疊之暴露部份及掩蔽之第一平面化預金屬介電 (PMD)層20之暴露部份上。圖樣化第—導體堆疊由第一導 體層24a‘與24b形成，其下各爲圖樣化第—下阻擋層22&與 22b ’及其上各爲圖樣化第一上阻擋層26&與26b。雖然掩 蔽之第一保形金屬間介電（IMD)層27用作爲，部份減少形 成於圖樣化第一導體堆疊與掩蔽之平面化預金屬介電層2 〇 上之臭氧輔助化學蒸鍍（C V D)氧化矽絕緣物層之圖樣敏感 度之遮蔽，通常在掩蔽之第一保形金屬間介電（IMD)層2 7 上形成臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層時，仍觀 察到圖樣敏感度。雖然並未特別地描述於圖8 ,圖樣化第 一導體堆疊之暴露部份及掩蔽之第一平面化預金屬介電 Ί-------©裝--------，玎------1 ~ ' V - , (請先聞讀背面之注意事項再填寫本頁) -19- A7 _B7 五、發明説明（17) (PMD)層2 0之暴露部份較佳爲，’在形成掩蔽之第一保形金 屬間介電（IMD)層2 7之前，以較佳之氮電漿第一電漿2 8處 理。 除了較佳之氮電漿第一電漿2 8，本發明方法之第二較佳 具體實施例亦較佳爲，包括經其處理掩蔽之第一保形金屬 間介電（IMD)層27之暴露表面之第三電漿44。類似第一電 漿28與第二電漿40，第三電漿44亦較佳爲由氮電漿形成 。形成較佳之氮電漿第三電漿4 4之方法參數，較佳爲等於 形成較佳之氮電漿第一電漿2 8，及較佳之氮電漿第二電漿 4 0之方法參數。類似較佳之氮電漿第一電漿2 8及較佳之 氮電漿第二電漿40，掩蔽之第一保形金屬間介電（IMD)層 2 7較佳爲以較佳之氮電漿第三電漿4 4處理約160至約200 秒之時間。’ 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事·項再填霧本頁) 現在參考圖9，其顯示描遠結構描述於圖8之積體電路之 進一,處理的結果之略示橫切面圖。示於圖9爲形成於掩 蔽之第一保形金屬間介電（IMD)層2 7上之第一臭氧輔助化 學蒸鍍（C VD)氧化矽絕緣物層3(T。第一臭氧輔助化學蒸鍍-(CVD)氧化矽絕緣物層,30’較佳爲，經等於在本發明方法之 第一較佳具體實施例内，形成第一臭氧輔助化學蒸鍍（CVD) 氧化欢絕緣物層3 0之方法與材料之方法與材料形成。較佳 爲，本發明方法之第二較佳具體實施例之第一臭氧輔助化 學蒸鍍（CVD)氧化矽絕緣物層30'形成關於在圖樣化第一上 阻擋層26a與26b表，面上之掩蔽之第一保形金屬間介電（IMD) 層27表面，爲約4000至約6000A之厚度。 -20 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央楼準局員工消費合作社印製 A7 __B7_^_ 五、發明説明（18 ) 如熟悉此技藝者所了解，由本發明方法之第二較佳具體 實施例生成之積體電路，類似由本發明方法之第一較佳具 體實施例生成之積體電路，在其製造除了第一臭氧輔助化 學蒸鍍（CVD)氧化矽絕緣物層3(V，已在以後之臭氧輔助化 學蒸鍍（CVD)氧化矽絕緣物層形成。類似由本發明方法之 第一較佳具體實施例生成之積體電路，由本發明方法之第 二較佳具體實施例生成之積體電路亦具有形成於各臭氧輔 助化學蒸鍍（CVD)氧化矽絕緣物層上之掩蔽平面化金屬間 介電（ICD)層。比較由本發明方法之第一較佳具體實施例 生成之積體電路爲不同的，由本發明方法之第二較佳具體 實施例生成之積體電路較佳爲在各臭氧輔助化學蒸鍍（CVD) 氧化矽絕緣物層下具有掩蔽之保形金屬間介電（IMD)層， 而且較佳爲在其下具有掩蔽平面化金屬間介電（ICD>層。 各掩蔽之保形金屬間介電（IMD)層較佳爲接受電漿處理， 較佳爲氮電漿處理。此外，在掩蔽之保形金屬間介電（IMD) 層下之各圖樣層亦接受電漿處理，較佳爲氮電漿處理。 在結構描述於圖9之積體電路上形成額外層，以形成類-似結構描述於圖7之積體電路之積體電路時，形成本發明 方法之第二較佳具體實施例之積體電路。本發明方法之第 二較佳具體實施例之積體電路其中形成多重臭氧輔助化學 蒸鍍（CVD)氧化珍絕緣物層，各臭氧輔助化學蒸鍍（CVD) 氧化矽絕緣物層對其上形成臭氧輔助化學蒸鍍（CVD)氧化 矽絕緣物層之圖樣層，呈現減少之圖樣敏感度。 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閔讀背面之注意事項再填寫本頁) 訂 A7 _B7__ 五、發明説明（19 ) 實例1 - 8 形成於八個半導體基材之表面上爲依照結構描述於圖8 之積體電路之積體電路。八個半導體基材其上已經由使用 正矽酸四乙酯（TEOS)作爲矽源材料之電漿增強化學蒸鍍 (PECVD)方法，沈積之氧化石夕形成之掩蔽之平面化預金屬 介電（PMD)層20。在掩蔽之平面化預金屬介電（PMD)層20 上形成對應圖8之圖樣化第一導體堆疊之一系列圖樣化堆 疊，其中：（1)圖樣化下阻擋層22a與22b由經物理蒸鍍 (PVD)噴鍍方法，以約1000A之厚度沈積之氮化鈦形成；（2) 圖樣化導體層24a與24b由0.5%铜於鋁合金經物理蒸鍍 (PVD)喷鍍方法形成；及（3)圖樣化第一上阻擋層26a與26b. 由經物理蒸鍍（PVD)噴鍍方法，以約1200A之厚度沈積之 氮化鈦形成。在半導體基材之表面上爲圖樣化第一導.體堆 疊之兩個分離之區域密度區域。較稠區具有約半導體基材 表面積之約50%之圖樣化第一上阻擋層26a與26b區域密度 。較不稍區具有约半導體基材表面積之約3 0 %之圖樣化弟 一上阻擋層26a與26b區域密度。 經濟部中央擦準局員工消費合作社印製 (請先聞讀背面之注意事項再填窝本頁) 此組八個半導體基材然後分成兩組四個半導體基材。一 組四個半導體基材接受使用氮電漿之第一電漿處理2 8 (如 圖4所描述）約180秒。電漿處理2 8形成於：（1)每分鐘約 5 00標準立方公分（seem)之氮氣流速；（2)約1.5托耳之反應 槽壓力；（3)約400度攝氏之半導體基材溫度；及（4)約50 瓦在13.5 6 MHz之無線電頻率及約450瓦在350 kHz之無線 電頻率之混合無線電頻率電力。 -22 - 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（20 ) 八個半導體基材晶圓然後重组，而且保形金屬間介電 (IMD)層2 7形成於各八個晶圓之表面。保形金屬間介電 (IMD)層2 7覆蓋各晶圓之較稠圖樣化第一導體堆疊區域， 及各晶'圓之較不稠圖樣化第一導體堆疊區域。.保形金屬間 介電（IMD)層2 7由經使用正矽酸四乙酯（TEOS)作爲矽源材 料之電漿增強化學蒸鍍（PECVD)方法，沈積於半導體基材 上之氧化矽形成。保形金屬間介電（IMD)層2 7厚度爲約 2000A。並無丰導體基材接受如描述於圖8之第三電漿4 4 處理。 此組八個半導體.基材晶圓然後分成四組兩個半導體基材 ，各组兩.個半導體基材具有接受氮電漿第一電漿28處理之 一個半導體基材，及未接受氮電漿第一電漿2 8處理之一個 晶圓。然後在各八個半導體基材上形成臭氧輔助化學蒸鍍 (CVD)氧化矽絕緣物層（類似描述於圖9之臭氧輔助化學蒸 鍍（CVD)氧化矽絕緣物層3(Τ )四種不同時間之一。四種不 同之時間爲60秒、120秒、180秒、與240秒。臭氧輔助化 學蒸鍍（CVD)氧化矽絕緣物層使用正矽酸四乙酯（TEOS)而-形成。形成臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層之其 餘參數包括，約14 : 1之臭氧：TEOS莫耳比例、約450托 耳之反應器壓力、每分鐘約3 5標準立方公分（seem)之正矽 酸四乙酯（TEOS)流速、每分鐘約2300標準立方公分（seem) 之背景氦流速、約400度攝氏之沈積溫度、及每分鐘約 5000標準立方公分（seem)之氧（臭氧裝載氣體）流速。 然後測量臭氧輔助化學蒸鍍（CVD)氧化碎絕緣物層在圖 -23- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閎讀背面之注意事項再填寫本頁)
、'^τ A7 B7 五、發明説明（21 樣化第一上阻擋層26a與26b上之 人 層27部份之厚度，並且如沈積時間：函數:::介：D) 组數據點實行線性回歸分析，其對應各四二、 化第一上阻制26a與26b之）區域密度，及^(㈣ 漿28處理之有/無。線性回歸分析提供：⑴，;/::: \Y (¾ 4Ρ (Γ\7Τ\\ l'臭氧辅助 化子^(CVDh切絕緣物層之沈積速率 對應形成於保形第一金屬間介電(IMD)層27 」：⑺ 化學蒸鍍（CVD)氧化石夕絕緣物層之保溫時間之截距、乳助 .績製之數據示於圖10，在圖1〇内，參考號碼5〇 自有或無氮電聚第一電漿28處理，形成於較不稠圖樣：第 一導體堆螢區域上之臭氧輔助化學蒸鍍（CVD)氧化矽絕緣 物層厚度之線性回歸線。參考號碼5 2對應源自有氮電漿第 一電漿>2 8處理，形成於較稠圖樣化第一導體堆疊區域上之 臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層厚度之線性回歸 線。參考號碼5 4對應源自無氮電漿第一電漿2 δ處理，形 成於較網圖樣化第一導體堆疊區域上之臭氧輔助化學蒸竣 (CVD)氧化矽絕緣物層厚度之線性回歸線b由線性回歸剛 足之沈積速率及保溫時間之値歸纳於表I。 (請先閎讀背面之注意事項再填k本頁} —Θ裝— XV I I ! -11. —-1 · 、τ 經濟部中央標準局貝工消費合作社印製 n^l I - i a I 1 -- - - I · -24- 本紙張尺度適用中國國家標準（CNS ) Μ規格（2ΐ〇χ297公缝 五、發明説明（22 )
TiN圖樣 較不稠 較不稠 較稠 較稠. N2電漿 無 有 無 有 A7 B7
表I 沈積速率(A/min) 1634 1624 1294 1321 保溫時間(秒） 21 20 58 43 經濟部中央標準局員工消費合作社印製 由回頋可見到，第一保形金屬間 =靡圖樣化上阻擒層一之區域密度入 保形金屬間介電層27上之臭氧輔助化學蒸4 (CVD)虱化矽絕緣物層之沈積速率與保溫時間，具有重^ 1影響:在較低圖樣化上阻擋層26a與26b之區域密度之喪 件下，，電漿處理不影響形成於第-保形金屬間介電層2、 上之臭氧輔助化學蒸鍍（CVD)氧化石夕絕緣物層之沈積速碑 或保/皿時間，其形於圖樣化上阻擋層26a與上。在較違 圖认化上阻擋層26a與26b之區域密度之條件下，氮電漿處 里最地衫響形成於第—保形金屬間介電層2 7上之臭氧輔 助化子热鍍（CVD)氧化矽絕緣物層之沈積速率或保溫時間 ’其形成於圖樣化上阻擋層26a與26b上。 實例9 - 1 1 形成於二個半導體基材之表面上爲等於結構描述於圖8 與圖9之積體電路之積體電路結構。形成這些結構之方法 材料 '與厚度’等於揭示於實例1 - 8之方法、材料、與 尽度’除了改變圖樣化第一導體堆疊之暴露部份及掩蔽之 ( cns ) A4im (210x29^57 n- I ί - tn m I --: . ^1 -ii m · - - (請先聞讀背面之注意事項再填寫本頁) ---訂-- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（23 ) 平面化預金屬介電（PMD)層2 0之暴露部份對氮電漿第一電 漿2 8 (如圖4所描述）處理之暴露時間。一個半導體基材未 接受氮電漿第一電漿2 8處理。第二半導體基材接受氮電漿 第一電漿2 8處理150秒。第三半導體基材接受氮電漿第一 電漿2 8處理300秒。 類似實例1 - 8，三個半導體基材均未接受第三電漿4 4處 理（如圖8所描述）。亦類似實例1 - 8，掩蔽之第一保形金屬 間介電（IMD)層2 7，由經由使用正矽酸四乙酯（TEOS)作爲 矽源材料之電漿增強化學蒸鍍（PECVD)方法沈積之氧化矽 材料，以約2000A之厚度形成於各三個半導體基材上。然 .後在三個半導體基材上形成臭氧輔助化學蒸鍍（CVD)氧化 矽絕緣物層，如描述於圖9之臭氧輔助化學蒸鍍(CVD)氧 化矽絕緣物層3 0 '。臭氧輔助化學蒸鍍（CVD)氧化參絕緣 物層之公稱厚度，關於圖樣化上阻檔層26a與26b上之掩蔽 之第一保形金屬間介電（IMD)層2 7部价，爲約5000A。然 後在第一保形金屬間介電（IMD)層27之表面上，其在圖樣 化上阻擋層26a與26b之較稠密度區域及圖樣化上阻擋層-26a與2 6b之較不稠密度區域上，測量表面之臭氧輔助化學 蒸鍍（CVD)氧化矽絕緣物層之厚度。圖樣敏感度然後如下 計算：[03/TE0S較不稠厚度-03/TE0S較不稠厚度]/[2 X 03/TE0S平均厚度]。如氮電漿第一電漿2 8處理時^間之函 數之計算圖樣敏感度報告於表11。 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閎讀背面之注意事項再缜寫本頁) -414衣· 訂 圖樣敏感度 10.0% 4.4% 4.4% 經濟部中央操準局員工消費合作社印製 A7 B7 五、發明説明（24 )
表II N2電漿處理 〇分鐘 2.5分鐘 5分鐘 由表Π數據回顧可月刭，佑日p 士於 兄幻依本發明之較佳具體實施例 而且超過300秒之時間而挺报士& 吁間而如供心虱電漿第一電漿2 8處理， 提供最適地減少形成於第一保形金屬間介電(imd)層”上 (臭氧辅助化學蒸鍍(CVDm化砂絕緣物層之圖樣敏感度 ，其下爲已接受這歧氮電漿第一兩將 、一几％水弟 私漿2 8處理之圖檬化上阻 擋層26a與26 b.。 如熟悉此技藝者所了解，本發明方法之較佳具體實施例 及實例爲本發明方法之描述，而非本發明方法之限制。可 經由實行本發明方法之較佳具體實施例及實例，對方法、 材料、結構、與尺寸進行修改，而仍形成 死在本發明方法之 精神與範圍内之具體實施例及實例。 27 衣紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

  1. 申請專利範圍 經濟部中夬標準局員工消費合作社印製 λ1· ~種形成具有減少圖樣敏咸彦 ,ΡΛ7Τ> 豕戢这度疋臭虱輔助化學蒗鍍 (CVD)氧化矽絕緣物層之方法，包含·： 子…、又 提供半導體基材； 在半導體基材上形成圖樣.層，此樣 样® 、自β L 口休笮對形成於此圖 : 犬 力化學蒸鍍（CVD)氧化H缘物層，提 p、圖樣敏感度，圖樣層易於以電漿修改 心 =樣層上之臭氧輔助化學蒸鍍(CVD)氧“物： 圖樣敏感度.；. 巴、象物層疋 以電漿處理圖樣層；及 物=_樣層上形成臭氧彻化學蒸鍍（CVD)氧切絕緣 义:請專利範圍第1項之方法，其中圖樣層爲圖樣化 根據申請專利範圍第2項之方法，其中圖樣化導體層在 其表面形成圖樣化氮化鈦層。 4. 根據申請專利範圍第3項之方法，其中圖樣化氮化钦層 之厚度爲约1000至约1400A。 5. 根據申請專利範圍第3項之方法，其中半導體基材上之 圖樣化氮化欽層之區域密度大於約i 〇%。 6·\根據申請專利範圍第1項之方法，其中臭氧輔助化學蒸 艘（C VD)氧化矽絕緣物層使用正矽酸四乙酯（TE〇s)作爲 矽源材料。 7.根據申請專利範圍第6項之方法，其中臭氧輔助化學蒸 缝（CVD)氧化矽絕緣物層以約12 : 1至約16 : i之臭氧. -28- A4規格（210X297公釐） -- ------,---「Φ------、玎 (請先闞讀背面之注意事碩再填寫本頁) . . A8 B8 C8
    經濟部中央標準局員工消費合作社印製 -29 TEOS莫耳比例而形成。 8_根據申請專利範圍第1項 , 9報…，-其中電漿爲氮電漿。 9.根據申叫專利乾圍第8 =:约—二之 t、= 二:Γ 至約 6。™Z 率H U 1 —的480瓦t 35〇 kHZ無線電頻 旱％力、之合典線電頻率電力而提供。 i〇.根據申請專利範圍第9項之方法，主 ⑽至約則少之時間。 其^氮電浆提供約 減少圖樣敏感度之臭氧輔助化學蒸鎪 (CVD).我化矽絕緣物層之方法，包含： 提供半導體基材； 在半導體基材上形成圖樣層，此圖樣層對形成於此圖 ，之臭氧輔助化學蒸鍍(CVD)氧化項絕緣物層，提 仏圖樣敏感度，圖樣層易於以電漿修改，其減少形成於 圖樣層上之臭氧輔助化學蒸鍍（CVD)氧切絕緣物層之 圖棒敏感度； Q以電漿處理圖樣層； 在圖樣層上形成保形絕緣物層；及 在保形絕緣物層上形成臭氧輔助化學蒸鍍（cvd)氧化 石夕絕緣物層。 .根據申清專利|a圍第1 1項t方法，其中囷樣層爲其表 面具有圖樣化氮化鈦層之圖樣化導體層，圖樣化氮化鈦 層具有約1000至約1400A之厚度。 本練家標準_「CNS) A4^ (210>j97 公董 --11-„----—— - . (請先閏讀背面之注意事項再填寫本頁) >1T ABCD 氧化矽絕緣物層 經濟部中央標準局肩工消费合作社印製 ---------- 六、申請專利範圍 .13.根據申請專利範圍第i 2項之方法，其中半導體基材上 之圖樣化氮化鈦層之區域密度大於約·1〇%。 .14. f據申請專利範圍第丨丨項之方法，其中臭氧輔助化學 蒸鍍（CVD)氧化矽絕緣物層使用正矽酸四乙酯 爲矽源材料。 '15.:艮據申請專利範園第】4項乏方法，其中臭氧輔助化學 洛> 鍍（C VD)氧化砂絕緣物層以約〗2 : }至約16 : ^之自氧 :TEOS莫耳比例而形成。 &乳 i6.根據申請專利範園第"項之方法，其中電漿爲氮電裝 ，以每分鐘約400至約600標準立方公分（sccm)之氣洋 速、約1至約2托耳之反應槽壓力、及約40至約⑼瓦^ 13.56 MHz無線電頻率電力及約42〇至約48〇瓦之 k Η z無線電頻率電力之混合無線電頻率電力.而提供。 Π.根據中請專利範圍第,16項之方法，其中氮電衆提供約 16 0至約2 0 0秒之時間。 復根據中請專利範圍第1 1項之方法，其中保形絕緣物層 f以約5⑼至約2_人之厚度，形成於圖樣層上之保开) '19.根據申請專利範圍第u項之方法，進—步包含在保 .絕緣物層上形成臭氧輔助化學蒸鍍（CVD)氧切絶緣 層之前，以第二電漿處理保形絕緣物，第二電槳爲氮 漿。 ' 20.-種在積體f路内形成具有減少圖樣敏感度之臭氧輔 化學蒸鍍（CVD)氧化矽絕緣物層之方法，包含·· - ' _ - ** dj - 本紙張尺度適用--------- (請先鬩讀背面之注意事項再填寫本頁)
    A8 B8 C8 D8 經濟部中央梯準局員工消費合作社印製 申請專利範圍 提供半導體基材； 在半導體基材上形成最少一個電晶體； 在半導體基材上形成圖樣層，此圖樣層對形成於此圖 樣層上之臭氧輔助化學蒸鍍（CVD)氧切絕緣物層，提 供圖樣敏感度，圖樣層易於以電漿修改，其減少形成於 圖樣層上之臭氧輔助化學蒸鍍（CVD)氧化矽絕緣物層之 圖樣敏感度； m 以電漿處理圖樣層；及 在圖樣層上形成臭氧輔助化學蒸鍍（CVD)氧化矽絕緣 物層。 2丄根據申.請專利範圍第2 0項之方法，其中圖樣層爲其表 面具有圖樣化氮化鈦層之圖樣化導體層，圖樣化氮化鈦 層具有约1000至约1400A之厚度。 22. 根據申請專利範圍第2 1項之方法，其中半導體基材上 圖樣化氮化鈦層之區域密度大於約1 〇%。 23. 根據申請專利範圍第2 〇項之方法，其中臭氧輔助化學 蒸鍍（CVD)氧化矽絕緣物層以約12 : 1至約16 : 1之臭氧 .丁EOS莫耳比例，使用正石夕酸四乙醋（TEOS)作爲石夕源 材料。 24. 根據申請專利範圍第2 〇項之方法，其中電漿爲氮電黎。 25. 根據申請專利範圍第2 4項之方法，其中氮電漿以每分 鐘約400至約<500標準立方公分（seem)之氮氣流速、約1 至約2托耳之反應槽壓力、及約4.0至約6 〇.瓦之13.56 MHz無線電頻率電力及約420至約480瓦之350 kHz無線 ------------- - . (請先閱讀背面之注意事項再缜寫本頁) 、tT 本紙張尺度適用中國國家榡準 31 - (CNS ) A4規格（210X297公鼇） A8 B8 C8 D8 六、申請專利範圍 電頻率電力之混合無線電頻率電力而提供。 26.根據申請專利範園第2 5項之方法，其中氮電漿處理進 行約160至約200秒之時間。 (请先H讀背面之注意事項再填寫本頁) 經濟部中央操準局員工消費合作社印製 -32- 本紙浪尺度適用中國國家標隼（CNS ) A4規格（210 X 297公釐〉
TW085113449A 1996-06-19 1996-11-04 Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers TW386262B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/666,160 US6004873A (en) 1996-06-19 1996-06-19 Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers

Publications (1)

Publication Number Publication Date
TW386262B true TW386262B (en) 2000-04-01

Family

ID=24673067

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085113449A TW386262B (en) 1996-06-19 1996-11-04 Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers

Country Status (2)

Country Link
US (1) US6004873A (zh)
TW (1) TW386262B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6699530B2 (en) * 1995-07-06 2004-03-02 Applied Materials, Inc. Method for constructing a film on a semiconductor wafer
US6165897A (en) * 1998-05-29 2000-12-26 Taiwan Semiconductor Manufacturing Company Void forming method for fabricating low dielectric constant dielectric layer
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
KR100420753B1 (ko) * 1999-03-17 2004-03-02 세미컨덕터300 게엠베하 운트 코 카게 반도체 웨이퍼 상의 갭 충진 방법
US6297162B1 (en) * 1999-09-27 2001-10-02 Taiwan Semiconductor Manufacturing Company Method to reduce silicon oxynitride etch rate in a silicon oxide dry etch
US6294463B1 (en) * 2000-09-13 2001-09-25 Vanguard International Semiconductor Corp. Method for manufacturing diffusion barrier layer
KR100675895B1 (ko) * 2005-06-29 2007-02-02 주식회사 하이닉스반도체 반도체소자의 금속배선구조 및 그 제조방법
DE102007009902A1 (de) * 2007-02-28 2008-09-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren von Ungleichmäßigkeiten während des chemisch-mechanischen Polierens von überschüssigem Metall in einer Metallisierungsebene von Mikrostrukturbauelementen
US8518818B2 (en) 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
KR101876587B1 (ko) * 2013-03-08 2018-08-03 매그나칩 반도체 유한회사 자기 센서 및 그 제조 방법
US20150004792A1 (en) * 2013-06-26 2015-01-01 United Microelectronics Corp. Method for treating wafer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5342808A (en) * 1992-03-12 1994-08-30 Hewlett-Packard Company Aperture size control for etched vias and metal contacts
US5674783A (en) * 1996-04-01 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers

Also Published As

Publication number Publication date
US6004873A (en) 1999-12-21

Similar Documents

Publication Publication Date Title
TW461036B (en) Method for forming a semiconductor device
TW492111B (en) Semiconductor integrated circuit device and manufacture thereof
TW386262B (en) Method for reducing the pattern sensitivity of ozone assisted chemical vapor deposited (CVD) silicon oxide insulator layers
CN1790740B (zh) 半导体器件及用于形成栅极结构的方法
JPH05110024A (ja) 半導体装置及びその製造方法
JPH0685173A (ja) 半導体集積回路用キャパシタ
TW200401339A (en) Bilayer HDP CVD/PE CVD cap in advanced BEOL interconnect structures and method thereof
JPH0786190A (ja) 膜形成方法およびその形成装置
TWI312543B (en) Process for fabricating a mim capacitor
TW515034B (en) Semiconductor device adhesive layer structure and process for forming structure
WO2007110950A1 (ja) 半導体記憶装置及びその製造方法
TW472384B (en) Semiconductor device and method of manufacturing the same
JP2004241725A (ja) 半導体装置およびその製造方法
JP3698885B2 (ja) 強誘電体膜を用いた装置の製造方法
TW476156B (en) Semiconductor device and method of manufacturing the same
JP3877109B2 (ja) 半導体装置およびその製造方法
TW472350B (en) Si-rich surface layer capped diffusion barriers
TWI228798B (en) Barrier for capacitor over plug structures
US20110095379A1 (en) Scaling of metal gate with aluminum containing metal layer for threshold voltage shift
TW584957B (en) Semiconductor integrated circuit and the manufacturing method thereof
TW525261B (en) Disposable spacers for improved array gapfill in high density DRAMs
TWI238490B (en) Heterogeneous low k dielectric
TW313681B (en) Multiple etch method for optimizing Inter-Metal Dielectric (IMD) spacer layer profile
TWI226100B (en) Improved fluorine doped SiO2 film and method of fabrication
TWI247378B (en) Method for photoresist stripping and treatment of low-k dielectric material

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent